基于固定偏置流计算的细丝型RRAM交叉阵列：测量校准的器件-电路协同研究

《Micromachines》：Fixed-Bias Stream Computing in Filamentary RRAM Crossbars: A Measurement-Calibrated Device–Circuit Study

　　

细丝型金属氧化物RRAM通过隧穿间隙导电，其电流随偏压呈指数增长，因此读范围内的I-V特性遵循sinh(V/V0)规律。当用于模拟存内计算加速器且输入编码为电压幅值时，这种非线性会引入系统性的、与输入相关的乘累加误差。由于非线性程度也随电阻状态变化，单一校正因子通常无法补偿所有编程权重。研究人员展示了一项经测量校准的从器件到电路的研究，阐明了这一误差，并展示了如何通过将电压幅值输入替换为固定偏置时域输入来缓解该误差，例如采用恒定幅值的sigma-delta流的异步流计算。研究人员对来自两种独立工艺的RRAM样品Pt/Ti/HfO2/Ta/Pt和Al/TiO2/Au/Ti进行了表征，并将Stanford紧凑模型分别校准至每种工艺。结合两组已发表的参数集，拟合的非线性系数V0在四种叠层结构中介于0.29 V至0.46 V，并在单个器件内部随电阻状态变化。在65 nm电路仿真中，电压幅值编码在单单元中产生高达30%的相对误差，在4至256行的单位线交叉阵列中产生约8.5%的全量程归一化误差。在5 μs累积窗口下，采用理想积分器读出时ASC将阵列误差降低至0.4%–0.8%，采用晶体管级AΣM读出时降至0.8%–2.3%。在实测器件变异性条件下，分组平衡蒙特卡洛仿真得出模拟误差为7.6%–9.2%，而ASC误差仅为0.5%–0.7%。导线电阻削弱了固定偏置的优势，但在仿真条件内并未消除该优势。一阶能量估算识别出累积时间和单元读取电流是重要的成本因素，同时实际实现还需要字线驱动器和高比例电流分配器。

一、研究背景与动机

现代冯·诺依曼计算架构中存储与处理的物理分离，使得数据移动而非计算成为性能和功耗的主要瓶颈。基于忆阻器件的存内计算架构通过在数据所在处执行计算来解决此问题，其中电阻式RAM交叉阵列是一种主流方案：权重存储为单元电导G，输入作为字线激励施加，欧姆定律在每个单元完成乘法，基尔霍夫电流律在每个位线完成累加，从而单步实现乘累加操作。

然而，细丝型金属氧化物RRAM并非线性电阻。其电流通过灯丝尖端与对电极之间的隧穿间隙流动，电流随施加电压呈指数增长，因此在读范围内I-V特性遵循sinh定律而非欧姆定律。当输入以模拟多电平电压幅值施加时，这种非线性直接表现为计算点积中的系统性、与输入相关的误差。常见的缓解策略包括限制读电压范围以牺牲信噪比为代价降低非线性，或通过非线性感知训练和权重映射来补偿失真，但这要求失真已知且稳定。这些方法均未消除底层器件的非线性。研究人员的测量进一步表明，决定非线性程度的电压系数V₀会随编程电阻状态变化，导致模拟计算误差既依赖于输入电压又依赖于存储权重。

本研究采取不同的路径来缓解非线性：由编码而非器件承担负担。如果每个单元仅在单一固定读偏压V_read下被评估，其远离该偏压的I-V曲线形状不会影响计算结果。异步流计算通过将信息编码在时域中，即由异步sigma-delta调制器生成的恒幅值1比特流的占空比来实现这一固定偏置原则。该固定偏置原理也为其他时域编码如脉宽调制和随机计算所共享。ASC的优势在于无需全局快时钟的自定时实现，有助于降低功耗。

二、主要研究方法与技术

研究人员采用了以下关键技术方法：

1. 1.
   器件制备与表征：对来自两个独立制造工艺的RRAM样品进行表征，分别是弗吉尼亚大学的Pt/Ti/HfO₂/Ta/Pt叠层结构和乔治梅森大学的Al/TiO₂/Au/Ti叠层结构。使用Keysight B1500A和Agilent 4156B半导体参数分析仪进行DC双扫描测量，共获得2376条经过单独拟合的读范围I-V曲线。
2. 2.
   紧凑模型校准：将Stanford Verilog-A模型分别校准至两种测量的叠层结构，遵循已发表的校准流程。模型包含静态参数I₀、g₀和V₀，以及动力学参数v₀、E_a、a_hop和t_ox。研究人员还引入了可选的电阻状态依赖V₀项和基于电压的读干扰阈值项。
3. 3.
   电路级仿真：在TSMC 65 nm CMOS工艺中进行Cadence Spectre瞬态仿真，结合校准后的器件模型和AΣM电路。对比模拟电压幅值编码和ASC固定偏置时域编码在相同网表上的表现，从单单元到单位列线交叉阵列直至多位列线阵列进行评估。
4. 4.
   蒙特卡洛变异性分析：利用实测的HRS间隙和V₀分布，采用分组平衡蒙特卡洛仿真评估器件变异性对计算精度的影响。

三、研究结果

3.1 器件表征与非线性系数分析

研究人员对15个HfO₂器件和14个TiO₂器件进行了详细电学表征。HfO₂叠层的SET电压中值为2.70 V，RESET电压中值为-1.55 V，HRS电阻中值为194 kΩ，LRS电阻中值为6.86 kΩ。TiO₂叠层的SET电压中值为1.80 V，RESET电压中值为-1.85 V，HRS电阻中值为38.9 kΩ，LRS电阻中值为0.89 kΩ。两个叠层均比之前会议论文假设的1-4 MΩ窗口导电约100倍。

3.2 V₀的分布与状态依赖性

通过对2376条拟合的I-V分支进行分析，发现V₀是一个工艺参数，在四个独立制造的叠层中介于0.29 V至0.46 V之间。V₀在单个叠层内呈现分布特性，标准差约为均值的25%-30%，意味着交叉阵列中每个单元的非线性程度不同，无法通过单一校正因子消除。更重要的是，V₀在单个器件内部随电阻状态变化：更电阻态的器件拟合出更低的V₀即更强的非线性。在25个器件中有26个器件呈现负相关关系，中位数相关系数为-0.68，斜率中位数为-0.096 V每十倍电阻。这意味着失真因子F(u,V₀)不仅取决于输入还取决于存储权重，无法通过每列或每阵列的校正移除。

3.3 单单元线性度比较

在单单元测试中，模拟编码的误差完全符合公式预测的sinh失真：在V_read=0.30 V、输入u=0.1时，HfO₂器件相对误差达27.5%，TiO₂器件达30.4%。而在ASC编码下，器件本身贡献的误差可忽略不计（约40 ppm）。在5 μs累积窗口中，ASC的理想积分器读出误差为1.31%，其中约1.0个百分点来自有限周期截断，0.3个百分点来自输入调制器的占空比偏移。将累积窗口延长至50 μs可将误差降至0.355%。

3.4 读电压扫描分析

在读电压从0.07 V扫描至0.47 V的实验中，模拟编码的相对误差从21%降至1%（u=0.5时），但信号电流降低了约7倍。相比之下，ASC误差在所有读电压下保持1.31%不变，因为其不敏感性来源于永远不在定义电导的偏压之外评估单元，而非小的V₀值。ASC保持了完整的输入码范围，该范围由占空比而非幅值承载。

3.5 单位列线交叉阵列评估

对于4至256行的单位列线阵列，模拟编码的全量程归一化误差稳定在8%-9%左右，与阵列高度无关，因为归一化消除了列求和效应且每个单元的压缩是状态无关的。ASC的理想积分器读出误差在0.4%-0.8%之间，晶体管级AΣM读出误差在0.8%-2.3%之间。模拟到ASC的误差降低幅度：针对理想积分器读出为10-23倍，针对AΣM读出为4-11倍。ASC的器件与积分器本身误差相对于实际传递到字线的流仅为0.0001%，比模拟列低四个数量级。

3.6 蒙特卡洛变异性分析

在实测HRS间隙和V₀分布的蒙特卡洛仿真中，模拟编码的平均全量程归一化误差为7.6%-9.2%，而ASC的理想积分器读出误差仅为0.5%-0.7%。这证实了即使在器件变异性条件下，固定偏置编码仍能有效抑制sinh非线性引入的计算误差。

四、讨论与结论

讨论部分指出，固定偏置时域编码抑制静态I-V非线性的原理适用于多种固定幅值输入编码方式，包括PWM、随机计算和ASC。实验结果表明，在恒定输入条件下，确定性周期流（PWM和AΣM）均呈现约1/N的有限窗口误差缩放，而独立比特随机流则需200-300倍更长的平均时间才能达到同等精度。ASC的自定时流生成和无全局时钟的特性提供了独特的电路实现优势。

研究人员得出结论：通过将输入编码从电压幅值转换为固定偏置时域流，可以有效规避细丝型RRAM的sinh非线性引入的系统性MAC误差。在实测器件条件下，ASC可将计算误差从模拟编码的8%-9%降低至0.5%-0.7%。然而，实测器件的高导电性（约100倍于先前假设）带来了额外的电路需求：需要字线驱动器维持V_read并需要高比例电流分配器使位线电流适配AΣM的输入范围。导线电阻会削弱固定偏置的优势，但在仿真条件内并未消除该优势。一阶能量估算识别出累积时间和单元读取电流是重要的成本因素，实际实现还需解决字线驱动器和电流分配器的设计挑战。