《Electronics》：A High-Accuracy Delay-Tap Calibration Method for 100 MHz Time-Mode Signal Processing
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本文提出了一种适用于100 MHz时间模式信号处理的单位延迟抽头（unity delay tap）校准技术。该延迟抽头基于恒定斜率放电电容（constant slope discharging capacitor）概念，该概念广泛应用于时间模式信号处理构建模块
本文提出了一种适用于100 MHz时间模式信号处理的单位延迟抽头（unity delay tap）校准技术。该延迟抽头基于恒定斜率放电电容（constant slope discharging capacitor）概念，该概念广泛应用于时间模式信号处理构建模块中。所提出的拓扑结构可校准由工艺、电源电压和温度（PVT）变化带来的影响，从而提升延迟抽头的动态范围与精度。该结构包含一个用于校准放电梯率的数字环路。本工作的新颖之处在于，斜率校准通过调节驱动CMOS反相器的电源电压来实现，从而避免了对信号路径的扰动。所有电路均采用65 nm TSMC工艺设计，标称电源电压为1.2 V。在采样频率等于100 MHz时，延迟抽头的功耗为60 μW。满量程输入范围为2.5 ns。版图后仿真（post-layout simulation）表明，在工艺、电源电压和温度角（PVT corners）下，在80%的输入满量程范围内，残余确定性时间误差处于?18.6 ps至15.8 ps区间。蒙特卡洛失配（Monte Carlo mismatch）仿真得到的时间误差标准差约为23–25 ps，具体取决于输入脉宽。与未校准抽头相比，该延迟抽头的动态输入范围得到显著改善。
研究背景方面，时间模式信号处理（time-mode signal processing）是一类混合模拟与混合信号技术，其信息以时间域而非传统电压或电流域进行表示、操纵与传输。在该类系统中，信号量被编码为脉冲位置、脉冲宽度、相位偏移、边沿定时或时间间隔等时间变量。借助现代CMOS工艺固有的高时间分辨率，时间模式方法能够实现滤波、积分、乘法及模数转换等基本模拟功能，同时与深度按比例缩小的半导体工艺保持完全兼容。随着CMOS工艺持续缩小，电源电压降低导致信号摆幅减小、动态范围下降，并加剧了对阈值电压失配和工艺偏差的敏感性；而时间域信号表示则可借助数字延迟元件、计数器和时钟逻辑保持较高精度。这一优势推动了时间数字转换器（TDC）、基于时间的模数转换器（ADC）以及脉冲型或神经形态计算系统的广泛研究，并扩展至采样数据滤波架构，其中有限冲激响应（FIR）和无限冲激响应（IIR）滤波器通过将信号幅度编码为脉宽或时间间隔来执行算术运算。在时间模式滤波器中，信号处理通常通过可编程延迟元件和时间域算术模块（如时间寄存器、时间加法器、插值器和时间积分器）完成，这些结构主要依赖数字开关电路而非高功耗连续时间模拟放大器，因而具有低静态功耗和高线性度的潜力。然而，时间模式滤波器的整体性能强烈依赖于定时生成精度、延迟匹配和时间量化，因此抑制工艺、电压和温度（PVT）变化的影响以及最小化定时抖动和偏斜，对于维持滤波器线性度、频率精度和动态性能至关重要。
当前存在的问题是，时间寄存器作为时间模式系统中的基本电路元件，主要实现形式包括基于电荷的时间寄存器和基于延迟线的时间寄存器。基于电荷的时间寄存器将时间信息编码为电容上的电压，因而电荷电平与定时行为直接对应，易于与延迟抽头、比较器和时间加法器等其他时间域模块集成；但其性能受电容泄漏、噪声敏感性、有限分辨率以及非理想放电线性度制约，尤其在低电源电压下晶体管过驱动减小时更为明显。基于延迟线的时间寄存器则通过级联CMOS反相器、数字控制延迟单元或电流饥饿缓冲器的传播延迟来表示时间信息，通常具有更好的工艺缩放性并可采用标准数字设计流程综合，但往往因级数较多而占用更大硅面积，且对工艺偏差、温度漂移和电源电压波动表现出显著敏感性，这些因素直接影响传播延迟。文献中已提出若干针对时间模式系统（如延迟插值器、延迟线和时间数字转换器）的PVT影响校准方法，基于电荷的时间模式单元校准亦有报道，包括通过信号路径的校准技术和非信号路径校准技术。基于电荷实现的一个主要限制是电容放电斜率受PVT变化影响，由于放电斜率直接决定电容电压值与所产生输出跳变之间的定时关系，不受控的变化会导致输入范围受限或崩溃、定时误差增大、线性度退化以及并行信号处理路径间的失配。
针对上述问题，研究人员开展了本项研究，提出了一种专门面向基于电荷的时间寄存器及其相关时间模式构建模块的校准拓扑。该架构采用数字校准环路调节时间寄存器的有效放电条件，其关键贡献在于通过调节驱动nMOS放电晶体管栅极的CMOS反相器电源电压来间接实现斜率校准：控制反相器电源电压即可精确调节栅极驱动电平，进而调节有效放电电流。该技术能够在不将额外校准器件直接插入关键信号路径的情况下补偿放电斜率变化，从而在保持时间寄存器固有定时特性基本不受影响的同时维持校准精度与可控性。该方法可防止输入范围崩溃，在不同PVT角下针对给定确定性误差扩展可用输入范围，并避免与现有方法相比出现的操作崩溃。这一特征使其区别于传统基于电荷时间寄存器的校准技术——后者通常将微调电路或调谐元件直接插入信号输入路径或放电支路，虽能提供有效校准，但往往引入额外寄生电容、增加传播延迟、提高静态功耗或降低最大工作频率。相比之下，所提方法保留了时间寄存器的标称传播特性，因而特别适用于对定时完整性、低功耗和可缩放性同时提出要求的高采样率时间模式系统。该方法主要面向时间模式滤波器传递函数稳定化设计，也可方便地应用于时间数字转换器和时间模式累加器。
在关键技术方法方面，研究人员采用65 nm TSMC工艺实现所提校准方案，标称电源电压1.2 V，采样频率100 MHz，放电电容取200 fF，M21与M22的器件宽长比为W/L = 360 nm/600 nm，M1为W/L = 1120 nm/80 nm，输入脉宽满量程为2.5 ns，各CMOS反相器和逻辑门器件宽长比的选择使所有模块在标称角及27 °C下跳变点等于电源中点，即Vt.p. = 0.6 V。校准环路包含一个作为主器件的时间寄存器电路、一个8位数字计数器、一个8位数字模拟转换器（DAC）和一个低压差（LDO）电压调节器。DAC基于电流舵（current-steering）技术，由二进制加权电流镜M0–M7、多晶硅电阻RDAC和单位增益缓冲配置的运算放大器构成。LDO调节器基于Miller运算放大器单位增益缓冲反馈配置，采用nMOS差分放大器作为第一级、共源放大器作为第二级，pMOS晶体管M5作为调整元件。仿真评估涵盖TT、SS、FF、SF、FS工艺角，电源电压在1.2 V标称值附近±10%变化（1.08 V至1.32 V），温度从?10 °C扫描至90 °C，输入脉宽在满量程的10%、50%和90%（即0.25 ns、1.25 ns和2.25 ns）处评估；并采用100次蒙特卡洛失配仿真在TT/1.2 V/27 °C标称条件下分析时间误差分布。
研究结果方面，在数字环路用于斜率校准的电路结构中，主器件由恒定脉宽的校准脉冲INCAL驱动，该脉冲作为参考脉冲且脉宽等于满量程脉宽。初始化步骤中计数器复位、调节器输出电压VCTRL初始化为最小值；当VCTRL较低时电容电压不穿越阈值，OUTCAL保持等于满量程信号；在OUTCAL正边沿计数器触发加1 LSB，DAC输出相应升高1 LSB；调节器输出需要稳定时间tstb-ldo，故环路在每次计数器增量后暂停该时间以确保VCTRL达到高1 LSB的电平。该迭代过程持续、VCTRL逐LSB升高、放电斜率增大，直至电容电压穿越阈值，此时OUTCAL永久变为零，计数器停止增加，VCTRL锁定于对应值VCTRL,locked，并经电压调节器分配至所有时间模式构建模块。校准后的放电斜率满足使电容电压在等于满量程脉宽的时间间隔内从初始值下降至前级比较器跳变点，从而确保其他任何输入脉宽值均不会引起大于该值的电压降，保证在理想情况下全部可用输入范围内正确处理。
在DAC方面，电流舵DAC的二进制加权电流镜中每位控制对应晶体管截止或饱和；若bi为逻辑"0"，Mi栅极接电源而截止，对输出电流无贡献；若bi为逻辑"1"，栅极接参考晶体管栅压，作为电流源向输出输送电流。缓冲器使电阻RDAC第二电压节点恒定于VOUT下限。标称条件下DAC输出范围对应LSB约2.24 mV（8位分辨率、ILSB = 1 μA、RDAC = 2.24 kΩ）。DAC线性度不影响所提时间模式信号处理系统的线性度，因为DAC不在时间模式信号处理路径中；校准环路设计使实现校准所需的DAC输出电压在所有PVT角条件下均低于可用电源余量。
在LDO电压调节器方面，调节器输出等于斜率校准控制电压，其规格为：内部负载电容CL = 75 pF；典型情况下闭环频率带宽200 kHz；峰值负载电流1 mA。据此，单个延迟抽头下调节器输出最坏情况电压纹波预计小于1 mV，对时间配准精度影响可忽略。M5的直流漏电流为80 μA以实现快速瞬态响应，差分对尾电流为40 μA以改善压摆率，调节器总电流消耗为120 μA。
在讨论部分，数字环路的锁定时间主要取决于控制码步数和每次调节器更新后所需的稳定时间，可近似表示为锁定时间与步数、单次校准判决时间及调节器稳定时间的关系。最终步数取决于PVT条件，因为晶体管迁移率、阈值电压和泄漏影响放电电流；慢速或高温角通常需要更多步数，快速或低温角则更早锁定。对于N位控制字，最大步数为2的N次方，由此可得最坏情况锁定时间，该关系表明校准分辨率与锁定时间之间的折衷：提高DAC分辨率可改善斜率调谐粒度并可能减小残余时间误差，但同时增加最大可能校准时间与电路复杂度。调节器稳定时间亦至关重要，较长的稳定时间通过确保VCTRL已稳定来提高每次校准判决的可靠性，但直接增加总校准时间，故应在稳健稳定与校准速度之间折衷选择。总体而言，所提校准环路在定时精度、动态范围、电路复杂度和校准开销之间提供了实用折衷；若在启动时执行校准，锁定时间对正常工作影响可忽略；若需周期性重校准，则应根据预期温度漂移和允许的系统级开销选择校准速率。
在仿真结果方面，所提校准方案在TSMC 65 nm工艺节点实现，针对100 MHz采样率评估性能以符合延迟抽头的采样率，标称电源VDD = 1.2 V，放电电容取200 fF。版图展示了所提校准环路（不含负载电容），各电路单元分开展示以提高版图细节可读性，并报告了各电路模块尺寸、负载电容及总版图面积。控制电压VCTRL在各PVT角下的行为显示，调节器输出稳定额外时间tstb-ldo = 128，由于校准脉冲周期为10 ns，故tstb-ldo = 1.28 μs；该值的选择旨在确保调节器输出在PVT范围内稳定。VCTRL经过一定时间后锁定，该时间取决于给定角，最大锁定时间约270 μs，对应SS/1.08 V/90 °C角。校准完成后验证校准操作的主要波形显示，INCAL = 1期间电容VCAP放电且第二反相器输出为逻辑高；当VCAP恰在对应时刻等于Vt.p.时，第二反相器输出状态翻转（从1到0），从而满足校准方程、放电斜率完成校准。
在PVT分析中，所评估工艺角包括TT、SS、FF、SF、FS，电源电压相对1.2 V标称值±10%变化（1.08 V至1.32 V），温度从?10 °C扫描至90 °C（27 °C为标称条件），输入脉宽在满量程的10%、50%和90%（对应0.25 ns、1.25 ns和2.25 ns）处评估，用于评估所提校准技术对工艺、电源电压、温度和输入范围变化的稳健性。对于单个抽头，在时间误差小于20 ps条件下，无斜率校准时输入范围非常有限或在多个角下崩溃；而有校准的单个延迟抽头在0.25 ns至2.25 ns输入脉宽（约满量程的80%）范围内残余时间误差幅度保持在20 ps以下。校准后延迟抽头在约80%满量程输入范围内达到目标定时精度；该有效范围作为实用设计目标选取，因为脉宽范围的极端下界和上界对二阶非理想性更敏感，预计不主导预期的时间模式信号处理操作。在下界处脉宽变得很小，传感反相器、逻辑门、时钟偏斜和有限开关延迟引入的固定定时偏移相对有用时间间隔更为显著；在上界处放电间隔接近满量程值，定时响应对残余斜率误差、反相器跳变点变化、泄漏、放电电流非线性和校准控制电压有限分辨率更为敏感。因此，所选80%满量程范围定义了稳健工作区，其中校准后延迟抽头在PVT变化下满足所需定时精度，同时避开残余非理想性占主导的边界区域。对于不同数量级联延迟抽头，PVT角分析得到的确定性残余时间误差在所研究条件下约从?18.6 ps至15.8 ps。随着抽头数量增加，调节器输出纹波亦增加，但其对残余时间误差的影响相对较小。标称条件下延迟抽头功耗为60 μW，在PVT角范围内介于50 μW至90 μW；需说明的是，微调后仅DAC和调节器仍使能，带来更差的电流开销，即DAC消耗256 μA加调节器消耗120 μA。调节器输出纹波在PVT角下的最小值与最大值随级联延迟抽头数量变化：单抽头时纹波保持低于1 mV，30抽头时增至约15.9–27.7 mV；最小纹波始终出现在SF/1.08 V/?10 °C角，最大纹波出现在FF/1.32 V/90 °C角，表明调节器输出纹波受有效负载和PVT相关驱动能力共同影响；尽管纹波随级联抽头数增加，其对残余时间误差的影响在PVT条件下仍相对较小。对于30个级联延迟抽头，在三个代表性输入脉宽下最大rms定时抖动保持在约1.65–2.22 ps；在输入脉宽0.25 ns（10%满量程）时最大rms抖动为2.22 ps，出现在FS/1.2 V/90 °C角；中间输入1.25 ns（50%满量程）时rms抖动降至1.65 ps；2.25 ns（90%满量程）时略增至1.96 ps，表明即使在最大评估负载30个级联延迟抽头下，定时抖动在所考虑输入范围和PVT条件下仍相对较小。蒙特卡洛失配分析采用100次仿真在TT/1.2 V/27 °C标称条件下进行：中间输入1.25 ns（50%满量程）时时间误差分布标准差约23 ps，0.25 ns（10%满量程）和2.25 ns（90%满量程）输入点对应标准差分别约23.5 ps和25 ps；这些值代表器件失配引起的时间误差统计散布，不应解释为绝对误差界限，且失配结果与PVT角仿真得到的确定性残余时间误差相区分。由于已报道实现在工艺节点、电源电压、采样率、电路架构和目标应用方面通常不同，与现有校准方法的直接比较并不简单，故讨论仅限于与代表性先前工作的定性比较：文献[19]提出针对开环延迟线的全自主全数字校准技术，每个延迟级通过与片上参考延迟比较进行调谐和锁定；文献[18]提出晶体管尺寸优化方法以降低多路复用器基数字延迟插值器的积分非线性（INL），从而在28 nm CMOS工艺中改善插值精度；文献[20]引入时间数字转换器校准方法以降低对TDC固有非线性的敏感性并显著改善微分非线性（DNL）性能。尽管这些方法涉及延迟或定时校准，但其目标架构和工作原理与本文所考虑的基于电荷的时间寄存器拓扑不同。文献[21,22]中校准的电容放电时间寄存器架构分别采用28 nm Samsung FD-SOI工艺、工作于10 MHz和5 MHz，而所提校准环路工作于100 MHz；这些先前工作主要解决放电斜率校准且仅报告版图前仿真结果，而所提工作提供版图后验证并评估校准后残余时间误差；此外文献[21,22]采用高速电流饥饿比较器及附加跳变点稳定环路，而所提方法依赖更简单的基于CMOS反相器的传感级，对应图3a中积分电容后的第一反相器；所提工作还研究了驱动多个并联延迟抽头的影响，这在文献[21,22]中未讨论。最后，与文献[22]报道的校准后在PVT角下约若干ps时间误差相比，所提校准技术在所考虑版图后仿真条件下实现低于约若干ps的时间误差。
结论部分，本文提出并分析了一种用于时间模式信号处理中单位延迟抽头的数字校准拓扑。该方法补偿PVT变化，改善动态范围和精度。数字环路通过调节驱动CMOS反相器的电源电压来调节放电梯率。电路采用65 nm TSMC CMOS实现，电源电压1.2 V，功耗60 μW。在从1至30个级联延迟抽头的评估配置中，校准后在所考虑PVT角下、100 MHz采样频率、约80%输入满量程范围内，确定性残余定时误差保持在约?18.6 ps至15.8 ps以内。蒙特卡洛失配仿真在所研究输入范围内得到时间误差标准差约23–25 ps。
