## 一、论文标题 **面向电压域信号判别的电可编程双栅ZnO–Te反安极性开关：窗口检测与多电平电压分类**

《Nanomaterials》：Inorganic Dual-Gate ZnO–Te Anti-Ambipolar Switches for Electrically Programmable Window Detection and Multi-Level Voltage Classification

　　

## 三、摘要翻译

反安极性开关（anti-ambipolar switch, AAS）产生的钟形（Λ形）转移特性将两个阈值边缘嵌入单一器件之内；然而，该特性此前主要用于离散逻辑与周期信号处理，而非用于将连续输入信号相对于既定电压阈值进行判别。本研究中，双栅ZnO–Te反安极性开关（dual-gate anti-ambipolar switch, DGAAS）与负载晶体管组合构成AAS单元，可作为电可编程窗口检测器。其Λ形曲线的有界导通区间定义了检测窗口，顶栅偏置在不改变电路拓扑的前提下重新定位该窗口。该器件在≤150 °C的低温工艺下制备，每伏特顶栅偏置使其峰值平移0.95 V，30个器件之间的器件-器件标准偏差为29.4 mV。由AAS单元与输出缓冲器构成的六晶体管窗口检测器替代了传统互补金属氧化物半导体（complementary metal-oxide-semiconductor, CMOS）设计中的双比较器-与门结构，使晶体管数量减少75–77%；基于实测单元特性的电路仿真表明，三个单元可将连续模拟输入映射为2位数字输出。这些研究结果表明，ZnO–Te DGAAS可作为电压域信号判别的紧凑器件原语，在兼容后道工艺（back-end-of-line, BEOL）的体系中连接模拟感知与数字读出。

## 四、论文解读

### 一、研究背景与意义

随着硅基互补金属氧化物半导体（complementary metal-oxide-semiconductor, CMOS）的物理缩放逼近其根本极限，仅靠晶体管尺寸微缩已难以满足面积与功率效率的持续提升，促使研究人员转向转移特性超越常规场效应晶体管（field-effect transistor, FET）单调响应的新型器件原语。反安极性开关（anti-ambipolar switch, AAS）将n型沟道与p型沟道在异质结上串联并共享栅极，仅在两沟道同时导通时产生电流，形成独特的钟形（Λ形）漏电流转移曲线，已在多值逻辑、频率倍增与神经形态计算中得到探索。然而其实用化仍面临困难：过渡金属硫化物（transition metal dichalcogenides, TMD）基AAS多依赖机械剥离，晶圆级可扩展性受限；有机半导体沟道存在厚度控制与长期稳定性问题；单栅AAS器件的Λ曲线峰值由组成沟道的本征阈值电压决定，操作灵活性受限，虽有双栅调谐峰值的尝试，但局限于有机或范德华层状沟道。此外，Λ曲线天然具备的上、下阈值边缘此前仅用于离散逻辑与频率信号处理，尚未用于连续模拟输入对既定电压阈值的判别。传统方案判断模拟信号是否落入某一电压带的窗口检测须由双比较器-与门级联实现，硬件数量随检测阈值递增，而AAS在单一器件转移特性中即内嵌上下阈值边缘，具备在器件层面完成带限判别的天然条件。为此，研究人员提出以无机ZnO–Te异质结构筑双栅AAS（dual-gate AAS, DGAAS）：ZnO经原子层沉积（atomic layer deposition, ALD）提供宽禁带、低关态电流的n型沟道，Te经低温溅射与ALD提供高迁移率p型沟道，全流程热预算≤150 °C，兼容晶圆级与后道工艺（back-end-of-line, BEOL）。研究表明，该器件每伏特顶栅偏置使峰值平移0.95 V而峰值幅度不变；单AAS单元替代双比较器-与门结构后晶体管数量减少75–77%；三个单元经或门编码可将连续模拟输入映射为2位数字输出，核心器件数量较传统CMOS闪速ADC（flash analog-to-digital converter, ADC）约减少一半，为模拟感知与数字读出在紧凑器件层面的连接提供了新途径。

### 二、关键技术与方法

研究的关键方法包括：其一，晶圆级低热预算（≤150 °C）制备流程，在SiO₂/p⁺⁺Si衬底上经电感耦合等离子体反应离子刻蚀（inductively coupled plasma reactive-ion etching, ICP-RIE）开出80 nm深埋栅沟槽，电子束蒸发沉积Ti/Ni（10/70 nm）背栅电极，ALD依次沉积10 nm Al₂O₃背栅介质、6 nm ZnO、4 nm Te、10 nm Al₂O₃顶栅介质，Ni源漏与顶栅电极经lift-off定义；其二，双栅堆叠上下Al₂O₃介质对称（均为10 nm），使两栅对沟道提供可比的静电耦合，实现峰值位置电调谐；其三，以半导体参数分析仪（Keithley 4200A-SCS）在环境大气、25 °C下测量不同V_TG下的I_D–V_G曲线及AAS单元的V_in–V_out特性；其四，基于实测特性构建紧凑模型（compact model），在Synopsys HSPICE中仿真窗口检测器与多级分类器，以65 nm PTM为CMOS基准，并以Monte Carlo模拟评估阈值电压（V_th）失配引起的器件间变异。

### 三、研究结果

**1. 器件结构、载流子传输与双栅设计。** 研究人员通过三个栅压区间阐释AAS工作机制：栅压低于ZnO阈值电压时ZnO沟道关断、Te沟道导通，串联结构阻断电流；处于两阈值之间时两沟道同时导通，电流达峰值；超过Te阈值电压时p型Te沟道关断，电流再次受抑。单独测得的n型ZnO FET与p型Te FET均呈单调响应，二者串联后呈Λ形曲线，证实钟形导通源于两个互补沟道电流的重叠；截面高分辨透射电子显微镜（high-resolution transmission electron microscopy, HR-TEM）与X射线能谱（energy-dispersive X-ray spectroscopy, EDS）面扫显示ZnO与Te层形成界面陡峭的异质结。

**2. DGAAS峰值位置调控与器件间均匀性。** V_TG取0、?1、?2 V时曲线显示峰值随V_TG线性平移而峰值幅度保持约200 nA，平均平移率ΔV_peak/ΔV_TG=0.95 V/V，归因于对称Al₂O₃介质带来的可比静电耦合以及顶栅对两沟道阈值电压的同步调制。对30个随机抽样器件在V_D=1 V下统计显示，峰值电流器件间标准差平均为9.5 nA，峰值电压标准差为29.4 mV；28天重复测量期间峰值电流与峰值电压最大变化分别为7.5 nA与80 mV，表明器件兼具可调性与稳定性。

**3. AAS单元工作原理与窗口可调性。** DGAAS与负载ZnO FET构成的单元呈现电压跟踪与转换两种工作体制：V_L降低使负载沟道电阻增大，单元电流受限而呈现恒定电流平台，V_out升至峰值，单元近似作为源极跟随器实现V_in–V_out线性跟踪；V_in继续增大时Te沟道关断，电流受抑，V_out回落至地。检测窗口宽度（V_out超过0.5 V逻辑阈值的V_in范围）随V_L由0.1 V增至0.4 V从约1 V单调收窄至零；各V_TG条件下峰值V_out随V_L的变化规律与编程位置无关，说明输出幅度由V_L独立决定。

**4. 基于AAS的窗口检测器与CMOS窗口比较器对比。** AAS基设计由单个AAS单元加输出缓冲器组成，共6个晶体管，两种CMOS基准分别需26个与24个；检测窗口宽度器件间标准差σ_window=31.5 mV（V_DD=2 V），与CMOS基准的27.3 mV、27.25 mV（V_DD=1.2 V与1.0 V）相当。将沟道等比缩放至600/400 nm后，AAS基设计预测功耗-延迟积（power-delay product, PDP）为5.72 fJ，按V_DD²归一化后为1.43 fJ/V²，远低于CMOS基准的9.03与85.4 fJ/V²。研究人员指出，晶体管数量与PDP的降低主要归因于在器件层面完成窗口操作所带来的架构紧凑性，为在器件级而非电路组合级实现窗口检测提供了方法。

**5. 基于AAS的多级电压分类器。** 三个AAS单元经V_TG1、V_TG2、V_TG3独立编程，将V_in输入范围划分为三个感知区间，输出经两个或门（OR门）编码为Q₁Q₀。对正弦V_in的时域仿真显示，三个V_out峰值分别落在各自V_TG设定位置，数字输出随V_in扫描依次经历00、01、10、11四个码字，验证了多级分类功能。2、3、4位判别时AAS基分类器核心器件数量分别为18、44、102个，相较CMOS闪速ADC的37、93、205个减少51%、53%、50%。

### 四、讨论与结论

讨论部分指出，窗口检测与多级分类共同表明ZnO–Te DGAAS可作为电压域信号判别的紧凑器件原语，在晶圆级、兼容后道工艺（BEOL）的方案中实现面积高效、连接模拟感知与数字读出；其核心优势在于将窗口操作在器件层面完成，而非依赖电路级信号组合。

结论部分翻译：总之，研究人员展示了基于ZnO–Te异质结、具有Λ形转移特性且峰值可由顶栅电压电调谐的双栅反安极性开关（dual-gate AAS, DGAAS）。晶圆级制备工艺表现出器件间均匀性，在每种顶栅条件下对30个器件予以验证；低热预算（≤150 °C）确保了与后道工艺（back-end-of-line, BEOL）的兼容性。利用Λ曲线的有界导通区间，基于AAS的窗口检测器在晶体管数量与预测功耗-延迟积（power-delay product, PDP）上均优于传统CMOS窗口比较器。此外，由三个AAS单元与标准或门编码器耦合构成的多级电压分类器经电路仿真评估，可将连续模拟输入映射为2位数字输出，核心器件数量相较传统CMOS闪速ADC（flash analog-to-digital converter, ADC）减少约一半。这些研究结果表明，ZnO–Te DGAAS可作为电压域信号判别的紧凑器件原语，实现面积高效、兼容后道工艺（BEOL）的方案，将模拟感知与数字读出相连接。