低功耗宽电压域电平转换器：融合逻辑错误抑制与NMOS限流的20-nm FinFET高能效设计

《Memories - Materials, Devices, Circuits and Systems》：Performance enhancement of energy efficient level shifter with logic error mitigation and NMOS current limiter

　　

多电源电压（MSV）系统需要高效的电平转换器（LS），以实现低压域与高压域之间的可靠通信。传统的电流镜型与交叉耦合型设计结构在接近工作状态时，可能遭遇争用电流、输出摆幅不完整以及漏电功耗偏高等问题。为缓解上述局限，本文在20-nm FinFET工艺中提出一种宽范围高能效电平转换器。该设计包含NMOS电流限制器、逻辑错误检测电路（LEDC）以及改进的分割控制反相器，从而实现无争用、低静态功耗与全摆幅电压转换的性能。该电平转换器支持从0.2 V至1.2 V的电压转换，并能在工艺、电压与温度（PVT）变化下可靠工作。在VDDL = 0.4 V、VDDH = 1.2 V及1 MHz条件下，所提出的电平转换器电路传播延迟为20.2 pS，静态功耗为0.0864 μW，总功耗为0.6384 μW，PDP为12.89 aJ。与WCMLS相比，该设计使延迟、总功耗与PDP分别显著降低72.3%、43.4%与84.3%。此外，与Hosseini's LS相比，所提出的电平转换器实现延迟降低22.3%、静态功耗降低58.4%、PDP降低42.6%。该电平转换器架构适用于面向存储器的电路，此类电路需要从低压外围逻辑到更高电压存储器或字线域的可靠电压域转换。PVT与蒙特卡洛分析表明，所提出的电平转换器作为多电压存储器外围电路与SoC应用的高能效电压域接口，具有稳健的工作特性。

随着集成电路复杂度与功能性的提升，降低功耗已成为现代系统级芯片（SoC）设计的首要任务，尤其在物联网、生物医学器件与便携电子等能量受限应用中。由于动态功耗随电源电压（VDD）呈二次方缩放，降低电源电压是最有效的节能途径之一。与传统1.0 V至1.2 V的标称电压工作相比，在通常为0.2 V至0.4 V的近阈值区工作可使开关能量降低达十倍。然而，在如此低电压下工作存在诸多困难：电路速度急剧下降，对工艺、电压与温度（PVT）变化的敏感性增加，难以同时维持高性能与良好能效。多电源电压（MSV）拓扑是应对该问题的可行方案，其按性能需求将芯片划分为不同电压区，较不关键的逻辑工作在较低电压（VDDL），高速、噪声敏感模块工作在较高电压（VDDH）。电平转换器（LS）在不同电压域之间转换逻辑电平并保持信号完整性，是各电压域顺畅通信的必要组件。为满足MSV系统需求，已开发出多种电平转换器类型。最常用的一种是交叉耦合pFET电平转换器（CPLS），其通过交叉耦合pFET的正反馈实现快速切换，但当VDDH与VDDL之差显著增大时，CPLS会遭受严重争用，低压nFET无法抵抗高压pFET的上拉强度，导致电压摆幅降低与潜在功能失效。电流镜型电平转换器（CMLS）提供较宽的电压转换范围并通过二极管连接pFET消除争用，但其上拉与下拉网络之间存在持续电流通路，输入为高时静态功耗较大，因而不适合超低功耗设计。差分级联电压开关（DCVS）电平转换器在中等电压转换下表现良好，但在大电压差下表现不佳；在深度亚阈值工作中，弱下拉器件无法克服上拉强度，导致电压转换失败。近期研究提出若干改进以解决传统电平转换器的不足。一种方法是在上拉网络中加入电流限制器电路，以降低转换期间的静态电流与短路电流，NMOS二极管限制器与MTCMOS器件等方法已被证明可将平均功耗降低达60%，但代价是传播延迟增加。分割控制反相器（SCI）缓冲器是另一种技术，其通过在多个内部路径间分配驱动强度来降低电容负载并缓解电压争用，从而改善切换性能。此外，部分设计采用混合阈值晶体管，将高阈值器件用于漏电控制、低阈值器件用于更快的下拉性能。然而这些技术常导致信号转换延迟或随电源电压变化的可扩展性不佳，因为它们过度削弱了驱动强度。此外，为提高PVT变化下的可靠性，若干电平转换器引入错误检测方法，这些电路使用自控电流限制器或轻量比较器跟踪输出并即时检测逻辑错误；在高度缩放的工艺中，此类方法可大幅提高功能良率，而引入的面积开销很小，通常低于5%。尽管这些改进各有优势，多数现有设计仅处理能耗、速度或错误鲁棒性等特定问题，而未提供综合解决方案。例如，基于SCI的结构加速转换但电压摆幅可能受限；基于电流限制器的设计降低功耗但减慢速度；错误检测方法提高鲁棒性但不降低静态功耗。此外，尤其在工作于睡眠模式时，下拉网络中低阈值晶体管的漏电仍是问题。

为此，研究人员提出一种完整的电平转换器架构，以协同方式组合了紧凑的逻辑错误检测模块、自适应电流限制网络与增强的分割控制反相器（SCI）核心。该设计在20-nm FinFET工艺中实现，兼具低功耗与高速，支持从200 mV（深度亚阈值）至1.2 V（标称）的宽范围电压转换。仿真显示，在1 MHz下进行200 mV→1.2 V转换时，平均传播时间为20.2 pS，每次转换能量为12.89 aJ，静态功耗为0.0864 μW，总功耗为0.6384 μW。此外，电平转换器是多电压存储器系统的构建模块：低压外围与控制电路必须与更高电压的存储阵列及字线域可靠接口。在SRAM与新兴非易失性存储器架构中，低电压工作是降低功耗与能量消耗所必需的，同时需要可靠的电压域转换以保证存储器正常工作。因此，所提出的高能效电平转换器（低电压工作、降低延迟、改善对逻辑错误的鲁棒性）可作为存储器外围应用以及其他多电压系统的潜在接口电路。全文其余部分安排如下：第二部分考察传统电平转换器拓扑的局限；第三部分详细描述所提出的电路架构，包括电流限制器、SCI缓冲器与错误检测技术；第四部分给出仿真结果与对比分析；第五部分概述结论与未来研究方向。

研究人员开展的关键技术方法包括：在20-nm FinFET工艺下于Cadence Virtuoso环境进行预布局仿真，VDDH固定为1.2 V、VDDL从0.4 V扫描至1.0 V；开展全范围全周期的PVT角分析以评估快速/慢速器件场景与电源缩放下的稳健性；并进行1000次蒙特卡洛仿真，考虑阈值电压失配、鳍宽波动与沟道长度变化，以验证对FinFET工艺变化的统计鲁棒性与全摆幅可靠性。

1. 2.
   传统电平转换器结构。该部分概述了先前提出的电平转换器的结构、功能与局限。Wilson's CMLS（WCMLS）在传统CMLS基础上加入反馈pFET MP1以解决静态电流问题，但随着MP1逐渐关断，V1升高使MP2与MP3关断，导致OUT斜率恶化且无法达到完整VDDH。Hosseini's LS利用反馈nFET MN4在IN为高时切断静态电流通路，但当VDDH–VDDL较小时，MN3因其更强强度在OUT升高前将A拉低，使OUT无法达到完整VDDH，无法实现稳定的电平转换。Matsuzuka's LS由锁存级与前置放大器组成，当IN与OUT逻辑状态不匹配时，前置放大器级的逻辑错误校正电路（LECC）启动并利用反馈nFET消除CMLS的静态电流；由于输入VDDL信号在前置放大器级被放大至VDDH，锁存级中的争用得以减轻，但双级工作限制了电路速度。CMLS-LED利用反馈pFET（MP3）与ERR信号在输入下降沿禁用MP4以降低静态功耗，但当VDDL降至近阈值水平时，ERR信号过弱无法完全关断MP4，与下拉晶体管MN2产生争用并限制电压转换范围。LEDC-LS通过将电平转换级与更高效的逻辑错误检测电路（LEDC）结合解决该问题，LEDC产生的控制信号（Y）在相同条件下高于ERR，从而有效关断MP4并消除争用，使低VDDL下也能可靠工作；同时MP1激活，通过二极管连接的MP2抬升节点X，关断MP3并限制上拉电流。LMACC电路根据VIN与VOUT的不匹配动态阻断上升或下降电流路径，以克服先前电平转换器中上拉与下拉器件同时导通产生的争用电流，两个LMACC模块还设有专用降功耗晶体管以在转换期间切断静态电流通路；该架构可实现快速、无争用的亚阈值至超阈值电压转换且动态与静态功耗开销低，但额外控制电路增加了设计复杂度，在极端PVT变化下性能可能劣化。
2. 3.
   所提出的含LEDC与电流限制器的电平转换器。先前电平转换器的局限被汇总，且无一能解决全部局限。因此研究人员提出一种克服所有约束并确保宽范围、低功耗、低延迟工作的新型电平转换器。所提出的电平转换器由逻辑错误检测与NMOS电流限制器组合设计而成，分为三部分：左侧的电压分割器电路、右侧的逻辑错误检测电路（LEDC），以及中部带电流镜的电平转换电路。带电流限制器的电平转换器电路：该电路的上拉与下拉网络设计使上拉网络（PUN）采用Wilson电流镜拓扑，从而最小化下拉网络（PDN）与PUN之间的冲突并有效降低静态电流。PDN由用作电流限制器的二极管连接N型晶体管（N1）与两个N型输入晶体管（N2、N3）组成。二极管连接晶体管（N1）在S2与S3节点之间产生电压差，通过降低静态与短路电流来降低输出驱动器的总功耗；N1作为限流元件，在转换点以受控电压降低电流，从而减小有效下拉电流并抑制切换争用电流。N1的尺寸选择在电流限制与电压转换之间进行优化：较大N1可降低争用电流，但会因限制可用切换电流而增加传播延迟；较小N1允许更好的驱动能力但瞬态电流更大，即N1是功率效率与切换性能之间的折中。逻辑错误检测电路：所提出的电平转换器旨在解决WCMLS的缺陷。由于OUT升高且P2逐渐关断，节点S1升高，上拉电流停止流向OUT，造成WCMLS的局限。为使上拉电流持续流向OUT，当IN为高时S1必须完全降至地并保持低电平。在所提出的电平转换器中，MN2的漏极连接至与S1类似的S2；当IN为VDDL时，N2将S2推至地并保持低电平，从而完全激活P7并通过N1将上拉电流送至OUT，OUT此时可保持高电平并达到完整VDDH。需注意，仅在IN下降转换时存在逻辑故障（即IN与OUT不匹配）时，LEDC才会产生接近VDDH的X信号。电压分割器：为进一步降低输出驱动器（即一个传统反相器）中因电压摆幅降低或转换速率缓慢产生的静态电流，提出改进的分割控制反相器（P7与N7），其晶体管栅极电压由电平转换器电路内的不同节点控制。逻辑转换的工作细节：在低到高转换期间，IN变高时N2激活，在节点S2与S3产生偏置电流与电压摆幅，使OUT节点输出高电平；流经右支路的镜像电流对节点S4充电，使P2关断并阻止左支路的静态电流，因为放电的S1逐渐导通P1且N3关断。在高到低状态，IN变低时节点S4逐渐放电至低，导通N3进而激活P2，使左支路产生转换电流；由于N2关断，节点S2与S3逐渐充电至高，导通N7并在OUT节点产生低输出。
3. 4.
   仿真结果与分析。研究人员采用20-nm FinFET工艺实现所提出的电平转换器，并在Cadence Virtuoso环境中进行预布局仿真分析。为表征性能，VDDH固定为1.2 V，VDDL从近阈值区（0.4 V）扫描至超阈值区（1.0 V）。在1 MHz输入频率下，给出了传播延迟、静态功耗、总功耗与每次转换能量随VDDL变化的函数，并与WCMLS、Hosseini's LS、Matsuzuka、CMLS-LED、LEDC-LS与LMACC的结果进行比较。除标称仿真外，还进行了全范围全周期的PVT角分析以评估快速/慢速器件场景与电源缩放下的稳健性；并进行了1000次蒙特卡洛仿真，考虑阈值电压失配、鳍宽波动与沟道长度变化，以确保统计鲁棒性与全摆幅可靠性。

4.1 能量、延迟与功耗分析。随着VDDL向亚阈值区缩放，所有电平转换器架构的传播延迟因驱动电流减小而逐渐增大，但该电平转换器在近阈值区始终呈现改善的延迟特性。所提出的电平转换器在VDDL = 0.4 V时传播延迟为20.2 pS，与WCMLS（73 pS）相比降低72.3%，与Hosseini's LS（26 pS）相比降低22.3%，与Matsuzuka（30 pS）相比降低32.7%，与LEDC-LS（29.84 pS）相比降低32.3%，与LMACC（25.6 pS）相比降低21.1%；CMLS-LED虽仍具有11.8 pS的最小延迟，但其性能表现出越来越强的争用敏感性与电压缩放敏感性。所提出的电平转换器因NMOS电流限制器与逻辑错误检测电路（LEDC）抑制争用电流的双重作用，在低功耗下实现了速度与鲁棒性之间良好的性能—活动性折中。静态功耗随VDDL逐渐增加，这是阈值以上区域漏电增加所致；在VDDL为0.4 V时，所提出的电平转换器仅耗散0.0864 μW，比WCMLS（0.12 μW）低28%，比Hosseini's LS（0.2076 μW）低58.4%，比Matsuzuka（0.1728 μW）低50%，比CMLS-LED（0.108 μW）低20%，比LMACC（0.144 μW）低40%；LEDC-LS表现出更低的静态功耗（0.0312 μW），但需要相当大的传播延迟，因而总能量效率较低。所提出的电平转换器在VDDL = 0.4 V时总功耗为0.6384 μW，比WCMLS（1.128 μW）降低43.4%，比Hosseini's LS（0.864 μW）降低26.1%，比Matsuzuka（1.0128 μW）降低36.9%，比LMACC（0.804 μW）降低20.6%。每次转换能量以功率—延迟积（PDP）表示：在阈值以上区域，能量因动态功耗升高而随VDDL增加；在深度亚阈值工作中，较慢的切换也增加能量消耗；在VDDL = 0.4 V附近观察到最优工作点，此时所提出的电平转换器PDP为12.89 aJ，相比WCMLS（82.34 aJ）降低84.3%，相比Hosseini's LS（22.46 aJ）降低42.6%，相比Matsuzuka（30.3 aJ）降低57.6%，相比LMACC（20.58 aJ）降低37.3%；CMLS-LED（7.22 aJ）与LEDC-LS（8.09 aJ）虽表现出更低的PDP，但所提出的电平转换器在延迟、鲁棒性与宽范围电压转换之间是更好的折中。在VDDL = 0.4 V、1 MHz输入频率下比较不同VDDH水平的延迟、静态功耗与能量特性：功耗随VDDH升高而增加，这源于电平转换器架构对电源电压的二次方依赖；CMLS-LED因争用而能量增幅大得多，在VDDH = 0.7 V时其能量消耗约为所提出电平转换器的19.7倍，传播延迟几乎高43倍，验证了所提出架构在电压缩放时的鲁棒性。所提出的电平转换器可实现0.2 V的最小VDDL，相比限于0.3 V的设计降低33.3%，将工作范围扩展至亚阈值范围之外；电路使用16个晶体管，与Hosseini's LS相同，比Matsuzuka少20%，比LMACC少27%，同时具有显著的延迟与能量效率增益；虽略高于WCMLS（11个晶体管）与CMLS-LED（13个晶体管），但合理的晶体管数量允许在不增加大面积的情况下集成LEDC与电流限制机制。与LEDC-LS相比，所提出的电平转换器静态功耗略有增加，但在延迟、总功耗、能量效率与电压转换可靠性之间实现了更好的折中。

4.2 PVT与蒙特卡洛仿真分析。研究人员使用20-nm FinFET模型在Cadence Spectre中进行全面的工艺、电压与温度（PVT）及统计蒙特卡洛分析，以评估对变化的鲁棒性。由于近阈值电平转换器尤其易受阈值变化、载流子迁移率损失与上拉/下拉失衡影响，稳健性验证对确保稳定的宽范围电压转换是必要的。每个电路均在VDDL = 0.4 V、VDDH = 1.2 V与1 MHz输入频率下进行研究，考虑三个标准PVT角：快速NMOS/慢速PMOS（FS）在125°C且VDDH降低10%，典型—典型（TT）在27°C标称电源电压，以及慢速NMOS/快速PMOS（SF）在0°C且VDDH升高10%。其中SF角是电流镜与DCVS型电平转换器架构的最坏情况，减弱的NMOS下拉电流须克服增强的PMOS上拉网络，导致争用与转换延迟增加。WCMLS的延迟从73 pS（TT）增至148 pS（SF）；Hosseini's与Matsuzuka设计的延迟在SF条件下增幅均超过130%，这是其依赖平衡的上拉与下拉强度而未抑制有源争用的结果。所提出的电平转换器延迟从20.2 pS（TT）至34.8 pS（SF），仅72%的退化，这种较低敏感性表明增强的下拉主导性与改善的变化耐受性。从?40°C至125°C的温度扫描分析进一步证明其稳定行为：现有电平转换器架构因迁移率劣化与指数漏电增长而遭受超过40%的延迟退化，而所提出的电平转换器延迟变化约在18%以内，静态功耗增加相对WCMLS与LMACC仅为中等，表明FinFET漏电行为下具有改善的热免疫性。为确定模型的统计鲁棒性，在TT角下进行1000次蒙特卡洛仿真，涵盖阈值电压失配、鳍宽变化、沟道长度偏差与随机掺杂波动。所提出的电平转换器延迟的σ/μ比约为17.5%，远低于WCMLS（约25%），更紧的分布支持对VT失配与FinFET变化的较弱响应；1000次蒙特卡洛运行中未观察到功能故障、部分电压波动或亚稳态。在SF角下，减弱的NMOS电流无法被增强的PMOS上拉抵消，导致更高争用与更长放电时间；通过限制电流导通、确定性节点输出（LEDC）与减少输出重叠导通，所提出的电平转换器可应对该失衡，这些协同作用显著缓解了变化的放大并在不利工艺条件下稳定切换状态。综合结果证实，所提出的20-nm FinFET电平转换器相比WCMLS、Hosseini's LS、Matsuzuka、CMLS-LED、LEDC-LS、LMACC及其他变体表现出改善的鲁棒性，具有更小的最坏情况延迟退化、更好的能量稳定性、更小的统计分布，并在广泛PVT与蒙特卡洛测试下零失效，确认其适用于近阈值多电源FinFET基SoC系统。

1. 5.
   结论。本工作提出一种基于20-nm FinFET的宽范围高能效电平转换器，以电流镜模式包含NMOS电流限制器与逻辑错误检测电路（LEDC）。所提出的布局在传统WCMLS结构中实现从0.2 V至1.2 V的安全电压转换，并具有更少的争用与短路电流。在VDDH = 1.2 V、VDDL = 0.4 V（1 MHz）时，所提出的电平转换器传播延迟为20.2 pS，静态功耗为0.0864 μW，总功耗为0.6384 μW，PDP为12.89 aJ。与WCMLS相比，延迟降低72.3%，PDP降低84.3%；此外，相比Hosseini's LS与Matsuzuka，延迟降低22.3%–32.7%，相比LMACC降低21.1%，静态功耗分别降低28%、58.4%、50%与40%。最低工作电压为0.2 V（改善33.3%），器件设计仅使用16个晶体管。PVT分析中的最坏情况SF角显示，所提出的电平转换器延迟为34.8 pS，而WCMLS为148 pS，表明角敏感性显著降低。在蒙特卡洛仿真（1000次运行）中，延迟标准差为3.8 pS（σ/μ = 17.5%），PDP标准差为2.2 aJ，表明统计分布紧密且无功能失效。所提出的电平转换器是低电压与多电压系统中电压域转换的高效解决方案，其小功耗、低传播延迟与更高的逻辑错误耐受性使其适用于存储器外围与控制电路的电压接口；所获得的PVT与蒙特卡洛结果进一步验证了其对工艺与工作变化的鲁棒性。因此，所提出的设计可成为面向高能效存储器与多电压硬件系统的潜在电路级构建模块。