基于MATLAB辅助EKV-gm/ID方法的两级Miller补偿全差分CMOS OTA闭环指标驱动设计

《Journal of Low Power Electronics and Applications》：MATLAB-Assisted EKV-gm/ID Design Procedure for Two-Stage Miller-Compensated CMOS OTAs Starting from Closed-Loop Specifications

　　

本文提出了一种基于MATLAB辅助的EKV–gm/ID方法，用于全差分两级Miller补偿CMOS OTA（运算跨导放大器）的系统化综合。基于灵敏度的分析将所需的闭环增益、带宽和噪声映射为OTA层级的目标指标。一种受EKV启发的解析模型，分别对nMOS和pMOS器件独立校准，在设计区域内提供连续的I_D/W、g_m/W和g_m/I_D特性，误差低于5%。噪声驱动的尺寸设计明确考虑了pMOS差分对与nMOS有源负载之间载流子迁移率的差异。晶体管寄生电容通过偏置相关的C_gg–V_GS特性进行估算，从而捕捉工作于中等或弱反型区器件的栅电容降低效应。该框架自动生成晶体管尺寸、偏置条件和Miller补偿元件。这些参数直接从MATLAB传输至CADENCE，无需仿真器辅助的重新 sizing 或优化，仅需将宽度量化为5 μm/300 nm的指状结构。在0.18 μm CMOS实现中，MATLAB和标称CADENCE仿真分别预测61.80和59.27 dB的直流增益、430.78和431.52 MHz的单位增益带宽、69.24°和68.81°的相位裕度、100 MHz处5.0和5.3 nV/√Hz的输入参考噪声，以及1.426和1.314 mW的核心功耗。在45个工艺-电压-温度（PVT）角上评估了鲁棒性，标称解保持在所评估性能分布的中心附近。结果证实了精确的标称预测以及跨PVT条件下稳定的晶体管级行为，并表明所提出的方法能够准确设计OTA的工作点、小信号动态和噪声行为，使得能够直接从系统级指标进行晶体管级尺寸设计，而无需迭代的仿真器辅助优化。

**研究背景与问题**

模拟集成电路设计长期以来依赖设计者经验和晶体管级迭代仿真优化。尽管CMOS工艺和电子设计自动化（EDA）工具持续进步，包括运算放大器、带隙电压基准、ADC/DAC转换器、模拟滤波器和偏置电路在内的模拟构建模块仍需要大量人工迭代。两级Miller补偿OTA的设计涉及晶体管尺寸、偏置电流和补偿网络的协同确定，以满足增益、带宽、噪声、压摆率和功耗等多重约束。为提升设计系统性，反型层方法和g_m/I_D方法被开发用于将晶体管工作条件与电路性能关联，提高尺寸设计的可移植性。基于EKV的模型和g_m/I_D方法尤其适用于链接电流、反型水平、跨导效率和功耗之间的关系。然而，现有方法在从闭环系统级指标到晶体管级尺寸的直接映射、噪声驱动尺寸设计中对载流子迁移率差异的显式处理、偏置相关寄生电容的精确估算，以及无需仿真器辅助迭代优化的自动化流程方面仍存在不足。本研究旨在提出一种MATLAB辅助的EKV-g_m/I_D设计流程，实现从闭环增益、?3 dB带宽、输入参考噪声和灵敏度要求出发，自动综合两级Miller补偿CMOS OTA的晶体管尺寸、偏置条件和补偿元件。

**关键技术方法**

研究人员采用的主要关键技术方法包括：（1）基于灵敏度的系统级分析，将闭环增益、带宽和噪声指标映射为OTA层级目标，通过灵敏度函数确定最小OTA单位增益带宽；（2）受EKV启发的解析MOSFET紧凑模型，对nMOS和pMOS独立校准，提供连续的I_D/W、g_m/W和g_m/I_D特性，引入拟合指数α和β分别控制反型水平依赖和电流压缩效应，参数?建模迁移率退化；（3）噪声驱动的输入差分对尺寸设计，显式考虑pMOS差分对与nMOS有源负载的迁移率差异（μ_p/μ_n），并引入下缩因子N_W/L以降低有源负载的热噪声贡献；（4）偏置相关的C_gg–V_GS特性用于估算晶体管寄生电容，捕捉中等/弱反型区栅电容降低效应；（5）基于经典Miller近似和零极点分析的补偿网络与输出级综合，结合压摆率和输出电压摆幅约束自动确定分支电流；（6）在TSMC 0.18-μm Mixed-Signal General Purpose II（MS GP II）CMOS工艺（含硅化物器件和1.8 V/3.3 V选项）上实现全差分OTA，并通过45个PVT角和100次失配蒙特卡洛分析进行验证。MATLAB生成的参数直接传输至CADENCE，除宽度量化为5 μm/300 nm指状结构外，不进行仿真器辅助的重新尺寸设计或优化。

**研究结果**

**系统级闭环指标与灵敏度分析**：通过单极点闭环放大器架构，从闭环增益（10）、?3 dB带宽（10 MHz）和输入参考噪声（15 nV/√Hz，其中OTA分配5 nV/√Hz）出发，自动合成电阻-电容反馈网络。基于灵敏度函数分析，在最大灵敏度20%约束下，确定最小OTA单位增益带宽为440 MHz，使得45–50%的PVT引起的OTA带宽变化仅导致约9–10%的闭环?3 dB带宽变化。

**EKV基MOSFET紧凑建模与g_m/I_D提取**：对nMOS和pMOS分别以W=10 μm、L=300 nm参考晶体管进行数学拟合，校准亚阈值斜率因子n、阈值电压V_TH和迁移率退化因子?。MATLAB 2024解析模型与CADENCE仿真的I_D/W、g_m/W和g_m/I_D特性对比显示，在整个V_GS范围内最大误差低于10%，设计区域内误差低于5%，仅在V_GS=0 V处g_m/I_D误差略大。

**MATLAB辅助EKV-g_m/I_D OTA综合**：采用自顶向下策略，输入级以噪声要求为主进行尺寸设计，差分对跨导g_m12=2.8 mS由输入参考噪声5 nV/√Hz直接推导；选择g_m/I_D≈10 V^?1的中等反型工作点以平衡线性度和电压裕度；通过Early电压修正（V_A≈8.9 V）补偿沟道长度调制效应；Miller电容C_c=906 fF由目标f_ugbw=440 MHz经经典Miller近似确定；输出级由相位裕度和负载驱动要求综合，第二极点频率由目标相位裕度推导，输出级跨导g_m57由输出极点频率和负载电容确定；压摆率和摆幅约束自动校验并必要时增加分支电流。最终输出级电流由第二极点要求主导（MATLAB 95.5 μA，CADENCE 101 μA），超过摆幅和压摆率所需电流（16.35和6.24 μA）。

**仿真结果与MATLAB/CADENCE对比**：在标称条件（27 °C，1.8 V，tt）下，CADENCE获得直流增益59.27 dB（较40 dB最低要求有19.27 dB裕度），单位增益带宽431.52 MHz（较440 MHz目标低1.93%，较MATLAB预测高0.17%），相位裕度68.81°（MATLAB预测69.24°，差异仅0.43°），第二极点频率1.113 GHz（MATLAB 1.136 GHz，偏差约2%），输入参考噪声5.3 nV/√Hz（MATLAB 5.0 nV/√Hz），核心功耗1.314 mW（MATLAB 1.426 mW）。45个PVT角（5种晶体管模型组合×3种电源电压×3种温度）仿真显示，单位增益带宽中心约446 MHz，相位裕度分布中心约68.4°，第二极点频率均值约1.22 GHz，标称解位于PVT分布中心附近。温度升高使单位增益带宽向低频移动（迁移率和跨导降低），相位裕度亦下降，而?3 dB带宽随温度适度增加。共模反馈（CMFB）电路环路相位裕度均值57.65°，标准差3.8°。100次失配蒙特卡洛分析显示输入失调电压近似高斯分布，标准差0.672 mV。

**讨论与结论**

论文讨论部分将所提框架与已有系统化方法进行了对比：相较于两级OTA的闭式设计流程，该框架将闭环增益、带宽、噪声和灵敏度要求直接映射为晶体管级设计参数；不同于基于查找表的方法，它采用连续可微的EKV启发解析模型并对nMOS和pMOS独立校准；框架包含噪声驱动尺寸设计、偏置相关晶体管电容和45个PVT角的直接验证；完整晶体管尺寸、电流和补偿元件传输至CADENCE无需仿真器辅助重新尺寸或优化。作者指出若干局限与扩展方向：当前尺寸流程显式考虑热噪声，而未将闪烁噪声纳入定量尺寸方程，尽管采用pMOS输入对以缓解闪烁噪声，但其在中反型和低频段的贡献尚未量化，若低频噪声为关键指标则可能需重新设计输入对；45个确定性PVT角仿真不代表统计性工艺蒙特卡洛分析，但已单独进行100次失配蒙特卡洛分析表征输入失调。研究结论部分翻译如下：结果证实了精确的标称预测以及跨PVT条件下稳定的晶体管级行为，并表明所提出的方法能够准确设计OTA的工作点、小信号动态和噪声行为，使得能够直接从系统级指标进行晶体管级尺寸设计，而无需迭代的仿真器辅助优化。