二维半导体单晶高κ介质互补场效应晶体管实现超低功耗逻辑应用

《Nature》：Low-power 2D CFETs using single-crystal high-κ dielectrics

　　

硅电子学的激进缩放虽对提升功耗、性能、面积和成本至关重要，但由于静电和漏电约束，在进一步降低功耗方面面临日益严峻的挑战^1,2。因此，在低供电电压下实现高效运行需要新材料和栅堆叠工程策略。二维（2D）半导体具有本征优势，因为其原子级厚度提供了优异的栅极控制能力，而其可观的带隙抑制了关态电流。然而，一个主要障碍是二维沟道与栅介质之间的不完美界面，这会劣化亚阈值摆幅、回滞和偏压温度不稳定性³。本文展示了一种晶圆级、可转移的单晶锐钛矿二氧化钛（A-TiO₂）介质可通过范德华力与二维过渡金属硫族化合物集成。所获得的原始二维-介质界面使亚阈值摆幅接近热极限，实现了创纪录的低回滞，并使n型和p型增强型场效应晶体管均具有良好匹配的转移特性。在此基础上，研究人员展示了互补场效应晶体管（CFET），其反相器在亚皮瓦静态功耗下实现了高电压增益和大噪声容限。这些结果凸显了二维半导体在超低功耗运行方面的前景。

现代硅晶体管随着技术进步持续改善。然而，随着缩放推进，功率效率已成为关键约束，尤其是对于可穿戴电子、植入式医疗设备、物联网（IoT）节点、边缘AI处理器和分布式传感器网络等超低能耗应用。为实现大幅功率降低，研究人员广泛探索了在降低供电电压下运行器件^4,5。然而，硅相对较小的带隙本质上增加了漏电，同时在缩放尺寸下维持强静电控制仍然具有挑战性⁶。近期一项模拟研究比较了硅晶体管与平面二维场效应晶体管（FET）在16 nm至1 nm技术节点下的表现，突出了二维FET基电路的低功耗潜力⁷。这些观察结果推动了对二维半导体低功耗运行的研究^8,9,10,11,12。

二维半导体的可观带隙抑制了关态电流，而其原子级薄的范德华（vdW）结构实现了优异的栅极控制，使其非常适合能效运行。由n型和p型二维半导体组装的概念验证反相器——包括MoS₂-WSe₂^13,14,15、MoS₂-MoTe₂¹⁶以及基于单一过渡金属硫族化合物（TMD）的伪互补金属氧化物半导体（CMOS）¹⁷——已展示了低电压和亚阈值运行，并降低了静态功耗。然而，这些演示依赖于非可缩放的方法，如机械剥离薄片或异质材料与器件的横向组装。其电压增益也有限，主要原因是n沟道FET（n-FET）和p沟道FET（p-FET）转移特性的不对称性。这种不对称性的一个主要来源是栅堆叠：不完美的二维/高κ界面劣化了亚阈值摆幅，而无意间的介质诱导掺杂则 shift 了阈值电压（V_th），损害了反相器性能。最关键的是，基于WSe₂的p-FET通常具有明显的双极性转移特性，这与稳健的CMOS操作和集成不兼容。高介电常数的晶态介质或缓冲层已被用于通过增加栅极电容和抑制缺陷诱导退化来改善栅极可控性^18,19,20。栅介质与二维半导体的清洁vdW集成也最小化了直接沉积过程引起的界面陷阱^21,22,23,24。尽管取得了这些进展，一种在n型和p型晶体管中均实现原始二维/高κ界面的可缩放方法仍然难以实现。

本文展示，通过原子层沉积（ALD）生长的标准非晶HfO₂含有普遍存在的电荷陷阱，通过诱导不需要的双极性输运、显著回滞和受损的n型及p型性能来劣化WSe₂ FET。过渡到单晶介质可缓解这些问题。尽管晶态介质保留了结构缺陷，但其穿透位错在空间上被限制为具有自钝化核心的一维缺陷，使其对二维界面输运的有害影响较小。研究人员制备了-3英寸自支撑单晶锐钛矿二氧化钛（A-TiO₂）薄膜，这是一种高κ介质，在18.2 nm厚度下κ ≈ 44–50。图案化薄膜作为顶栅或底栅介质通过范德华力与二维半导体集成，保持了原始的二维/高κ界面。所得的MoS₂ n-FET和WSe₂ p-FET具有理想的单极性行为、良好匹配的增强型阈值、接近理想的亚阈值摆幅和创纪录的低回滞。互补反相器在低电压下实现了高电压增益、宽噪声容限和创纪录的低静态功耗（亚皮瓦）。此外，非平衡格林函数（NEGF）模拟表明，该架构可缩放至10 nm的栅长（L_g），与IRDS 2031路线图中1 nm技术节点的规格相当，同时在0.3 V下保持稳定运行。

研究人员采用激光扫描辅助脉冲激光沉积技术制备自支撑3英寸A-TiO₂介质层。简言之，首先在3英寸单晶LaAlO₃（001）衬底上外延生长SrTiO₃层，随后生长水溶性Sr₃Al₂O₆牺牲层，作为后续单晶A-TiO₂介质层外延生长的模板。为实现与二维半导体的晶圆级vdW集成，研究人员开发了转移工艺。将生长的异质结构通过电感耦合等离子体刻蚀图案化为100 × 100 μm²方块，暴露周围底层的Sr₃Al₂O₆层。然后通过浸入去离子水选择性去除牺牲Sr₃Al₂O₆层，使A-TiO₂层与LaAlO₃//SrTiO₃衬底直接接触。由于A-TiO₂与衬底之间的vdW相互作用，3英寸图案化A-TiO₂可使用聚合物支撑层剥离并转移到目标衬底上。使用丙酮清洗后温和O₂等离子体处理去除转移A-TiO₂上的聚合物残留。

转移的3英寸A-TiO₂薄膜的厚度映射表明变异系数极低，为1.15%。原子力显微镜（AFM）图像显示A-TiO₂转移到SiO₂上具有原子级平坦表面，最小平均粗糙度（R_a）约为0.12 nm，3英寸A-TiO₂平台的平均粗糙度为0.13 nm。反射高能电子衍射（RHEED）和X射线衍射（XRD）表明生长的异质结构为相干单晶生长。沿自由站立A-TiO₂（110）面的方位角X射线衍射?扫描进一步支持了面无旋转畴的面内单晶性。平面视图暗场TEM成像和选区电子衍射（SAED）分析揭示了局部结晶性。X射线衍射表征支持A-TiO₂薄膜的单晶质量。释放的A-TiO₂的对称（004）和非对称（107）摇摆曲线分别得出螺位错密度为3.8 × 10⁹ cm^?2和刃位错密度为2 × 10¹⁰ cm^?2。

金属-绝缘体-金属（MIM）电容器结构用于评估所制备自由站立A-TiO₂的电容。有效介电常数（ε_eff）随厚度的依赖关系可由典型死层模型很好地描述。等效氧化物厚度（EOT）随A-TiO₂厚度几乎线性缩放，表明薄膜厚度小于7.7 nm时可实现亚1 nm EOT值。同时，使用金属-氧化物-半导体电容器确定电容等效厚度（CET），表明约7.2 nm厚的A-TiO₂薄膜实现了约1 nm的CET。对于实际器件部署，未来高κ介质必须同时展示最小漏电流和高击穿强度。5.8 nm和18.2 nm的A-TiO₂膜均具有优异的绝缘行为，漏电流密度（J_leak）在5.8 nm和18.2 nm A-TiO₂分别达到1.5 V（2.6 MV cm^?1）和4.6 V（2.5 MV cm^?1）的工作电压之前保持在低功耗极限（1.5 × 10^?2 A cm^?2）以下。

为检验A-TiO₂在二维晶体管中的栅介质性能，将3英寸图案化A-TiO₂薄膜转移到包含图案化铂背栅电极的Si//SiO₂衬底上。随后将通过化学气相沉积（CVD）生长的晶圆级单层MoS₂（1L-MoS₂）薄膜转移到A-TiO₂顶部。MoS₂沟道被定义并使用锑/金金属接触，形成局部底栅MoS₂ FET。接触区域的截面HRTEM图像揭示了1L-MoS₂/Sb和1L-MoS₂/A-TiO₂界面处两个明显的vdW间隙。在后一界面处，明确的单晶介质表面提供了与MoS₂的清洁界面接触，最小化了电荷杂质散射和掺杂。此外，二维材料与A-TiO₂界面处的vdW间隙在有效抑制高κ介质引起的边缘诱导势垒降低方面也起关键作用，进而有助于缓解缩放器件中的漏致势垒降低。在MoS₂/Sb界面处，观察到无金属诱导缺陷的原始紧密接触，使得接触电阻低至约120 Ω μm。

为评估A-TiO₂栅氧化层的晶体管性能，研究人员测量了晶圆上100个p型和100个n型器件，随机采样自五个代表性区域，大多数器件在晶圆上具有一致的电气特性。图2e显示了80个合格的長沟道1L-MoS₂ FET的代表性转移特性，集成5.8 nm厚A-TiO₂介质（EOT ≈ 0.88 nm；W/L = 2 μm/3 μm）。阵列的平均亚阈值摆幅为68 mV dec^?1，最佳器件达到61 mV dec^?1。类似地，84个合格的双层WSe₂（2L-WSe₂）FET（W/L = 2 μm/2 μm）与A-TiO₂介质显示出优异性能，平均和最小亚阈值摆幅值分别为79 mV dec^?1和65 mV dec^?1。大多数n型和p型FET（>98%）表现出超过七个数量级的I_on/I_off比、低栅漏电和V_th的最小变化。

研究人员进一步制备了沟道长度约50 nm的短沟道底栅1L-MoS₂和2L-WSe₂ FET，以评估缩放尺寸下的栅极可控性。即使在此减小的沟道长度下，1L-MoS₂/A-TiO₂和2L-WSe₂/A-TiO₂器件均表现出接近理想的亚阈值摆幅（约72 mV dec^?1）和高I_on/I_off比（>10⁸），而关态电流没有增加。短沟道器件在V_ds = 0.6 V下也具有高I_on。对于1L-MoS₂/A-TiO₂配置，I_on在V_ov = 0.6 V时达到227 μA μm^?1，在V_ov = 0.4 V时为167 μA μm^?1。类似地，2L-WSe₂/A-TiO₂器件在漏偏压?0.6 V下表现出I_on值为136 μA μm^?1（V_ov = ?0.6 V）和86 μA μm^?1（V_ov = ?0.4 V），其中V_ov = V_gs ? V_th表示栅极过驱动电压。

晶体管转移特性中的回滞是运行稳定性的关键指标。研究人员系统比较了集成单晶A-TiO₂的二维晶体管与使用ALD方法沉积的非晶HfO₂和Al₂O₃栅介质的器件。1L-MoS₂/A-TiO₂ FET的回滞宽度（ΔV_H）在扫描频率（f）为0.028 Hz时达到约1.5 mV的极小值。初始测量与第100次测量循环之间的最小变化支持了栅堆叠的稳健性。为公平比较，ΔV_H由EOT归一化。A-TiO₂在所有测试器件中具有最小的回滞值。值得注意的是，未封装器件实现了0.5 mV nm^?1的归一化ΔV_H，不仅优于未封装二维晶体管，而且与沟道封装器件相比也表现出优越的稳定性。此外，偏压温度不稳定性（BTI）测量证实了1L-MoS₂/A-TiO₂界面的稳定性，在正栅偏压应力（ΔV_th = 40 mV）和负栅偏压应力（ΔV_th = 50 mV）下均显示出小的阈值电压漂移。

创纪录的低回滞可归因于清洁的沟道-介质界面和低陷阱浓度的晶态介质，二者共同大幅抑制了电荷俘获从而实现低回滞。估计的界面陷阱密度（D_it）约为5.74 × 10¹¹ cm^?2 eV^?1，显著低于通常报道的含CVD生长MoS₂沟道器件的值。为理解回滞的起源，研究人员进行了截面扫描隧道显微镜/谱（XSTM/S）测量以直接探测介质氧化物中的带隙内态。非晶HfO₂在带边附近具有明显的带隙内态，特别是在界面附近，表明高密度的电荷俘获中心。相比之下，A-TiO₂中未检测到可辨别的带隙内态，支持其本征低陷阱密度。此外，电流模式深能级瞬态谱（I-DLTS）揭示了1L-MoS₂/介质界面处不同的陷阱特征。1L-MoS₂/HfO₂具有一个浅陷阱（E_c以下0.221 eV），具有大俘获截面（σ_n = 1.40 × 10^?13 cm²）。相反，1L-MoS₂/A-TiO₂显示出一个更深处的陷阱（E_c以下0.293 eV），其俘获截面小三个数量级（σ_n = 6.40 × 10^?17 cm²），大幅抑制了俘获。XSTM-STS与I-DLTS测量之间的密切一致性表明，浅的库仑吸引陷阱主导了1L-MoS₂/HfO₂界面，而A-TiO₂中较深的近中性陷阱表现出显著更低的俘获概率。介质质量的影响进一步通过比较使用A-TiO₂和非晶HfO₂栅介质制造的WSe₂ p-FET的转移特性来说明。A-TiO₂栅控器件在整个栅极扫描范围内具有清洁的单极性p型行为；然而，HfO₂栅控器件显示出明显的双极性输运，与稳健的CMOS操作不兼容。

稳定的高性能A-TiO₂栅控二维FET促使研究人员进一步展示其可缩放垂直集成为互补场效应晶体管（CFET）。制造从MoS₂ n-FET阵列开始，使用埋入金电极作为源漏接触，单晶A-TiO₂作为顶栅介质。然后通过将2L-WSe₂/A-TiO₂ p-FET阵列直接堆叠在n型层上方，共享公共Pt栅电极，构建垂直CMOS架构。通过通孔金属垂直互连n-FET和p-FET的漏电极后，实现CFET反相器。从16个CFET测量的底部n-FET和顶部p-FET（L_ch = 1 μm）的转移曲线显示出几乎对称的行为和有限的器件间变异。CFET反相器的成品率约为50%。n-FET的归一化I_on标准差为21.8%，p-FET为23.9%。n-FET的平均V_th为0.9 V，p-FET为?1.1 V，证实了两种器件类型的增强型运行。两种器件类型在V_ds范围内保持超过10⁷的I_on/I_off比，同时保持约75 mV dec^?1的最小亚阈值摆幅，使得在降低供电电压（V_dd）下实现高效反相器运行且功耗低。CFET反相器的代表性电压转移特性（VTC）显示在0.1 V至1 V的V_dd范围内具有优异的全轨逻辑摆幅。电压增益随V_dd逐渐增加，从0.25 V时的12 V/V到1 V时的峰值89 V/V。值得注意的是，即使在0.1 V的最小V_dd下，反相器仍保持超过功能逻辑操作最低阈值（1 V/V）的增益值，突显了该CFET架构在超低电压、高能效电路中的潜力。由于高κ介质的晶态性质和n/p-FET的良好匹配特性，CFET反相器在运行期间具有超低栅极和沟道漏电流，导致极低的P_static。在V_dd = 0.25 V时，P_static测量为38 fW，即使在V_dd = 1 V时也低至1 pW。所实现的P_static是二维材料基CMOS反相器中报道的最低值，同时保持高增益。

除反相器操作外，还使用基于CFET的上拉和下拉配置（包括两个p-FET和两个n-FET）实现了包括NAND和NOR门在内的逻辑门网络。两种逻辑门在0.5 V的低V_dd下可靠运行，证明了基于CFET的逻辑超越单反相器电路的可行性。此外，还评估了短沟道CFET反相器（底部和顶部FET沟道长度均约50 nm）的电气性能。p-FET和n-FET的转移特性显示出良好匹配的阈值电压和开态电流。这种电学对称性使得高反相器电压增益（V_dd = 1 V时增益 = 97 V/V）成为可能。如预期，这些短沟道器件的静态功耗高于长沟道（L_ch = 1 μm）CFET，这是由于开关期间短路电流和I_off增加所致。此外，研究人员估计了动态功率（P_dyn），分析表明缩放CFET相比长沟道对应器件（P_dyn ≈ 378.3 nW，V_dd = 0.5 V）实现了39%的动态功率降低（P_dyn ≈ 230.3 nW，V_dd = 0.5 V）。这一改善源于与缩放几何相关的本征电容和米勒电容降低，其超过了垂直堆叠引入的额外寄生耦合。

总之，本文展示了3英寸自由站立A-TiO₂薄膜作为栅介质，具有优异的厚度均匀性和有利的介电指标。A-TiO₂与二维材料之间形成的原子级清洁界面使得n型和p型晶体管均具有低亚阈值摆幅、创纪录的低回滞和良好平衡的增强型运行。基于该栅堆叠平台，垂直堆叠的CFET反相器阵列具有高电压增益、宽噪声容限和超低静态功耗。密度泛函理论（DFT）结合NEGF（NEGF-DFT）模拟进一步预测，所提出的二维CFET架构可缩放至1 nm节点，同时保持稳定运行。总之，这些结果确立了晶圆级单晶高κ介质与二维半导体集成为可行且有前景的节能逻辑技术平台，使其成为后硅电子路线图中引人注目的候选者。