一种用于加速产量学习和高效故障隔离的产品鉴定工具（PQV），通过捕捉28纳米HKMG技术中的LDE（层缺陷扩展）和BEOL（后段制造）缺陷特征来实现这一目标

《Microelectronic Engineering》：A product qualification vehicle (PQV) for accelerated yield learning and efficient fault isolation in 28 nm HKMG technologies by capturing LDE and BEOL weak patterns

SiC MOSFET的μH电感级雪崩鲁棒性研究，分析电感值、活性区尺寸及JFET宽度对器件抗雪崩能力的影响，结合实验测试与Sentaurus TCAD仿真，揭示JFET宽度主导的BJT或体二极管电流路径导致热失效的关键机制。

　　

赖玲玲|刘志新|崔英新|曾帆鹏|黄立天|龚绍来|关育昌|韩继生

山东大学新型半导体研究所，济南250100，中国

摘要

碳化硅（SiC）MOSFET的雪崩鲁棒性是高压和高功率转换系统可靠性的关键挑战，尤其是在可再生能源发电、电动汽车驱动系统和工业电机驱动中。功率器件的雪崩鲁棒性已成为评估系统设计和可靠性的重要指标，在防止灾难性故障和降低现场维护成本方面发挥着不可或缺的作用。对μH级电感电路中SiC MOSFET的雪崩耐受性的研究是连接实验室测试与实际应用可靠性的重要桥梁，对于理解快速瞬态应力下的故障机制、优化器件设计和实施系统保护至关重要。本研究系统地研究了1200 V平面SiC MOSFET在μH级无箝位电感开关应力下的性能，量化了电感、有源区域和JFET宽度对器件雪崩鲁棒性的影响。此外，还通过电气特性分析、元素化学成分分析和TCAD仿真对处于雪崩模式的器件进行了监测和分析。根据JFET宽度的不同，确定了故障的根本原因：可能是由BJT中的雪崩电流引起的，也可能是由体二极管引起的，后者可能导致进一步的热故障。

引言

作为宽带半导体材料的代表，4H-碳化硅（SiC）具有优异的固有特性，如宽禁带（3.26 eV）、高击穿场强（约2.0 × 10⁶ V/cm）、高热导率（约4.9 W/m·K）和快速的饱和电子漂移速度（约2 × 10⁷ cm/s），这些特性使得SiC成为克服传统硅基功率器件性能限制的理想选择[1]、[2]。这些优势使SiC器件在高压（> 1000 V）、高频（> 1 MHz）、高温（> 200 °C）和高功率密度应用中具有很强的竞争力[3]、[4]、[5]。

SiC功率半导体器件，如金属氧化物半导体场效应晶体管（MOSFET），是现代电力电子系统的关键组成部分，包括电动汽车、可再生能源转换器和工业电机驱动[2]、[5]、[6]。然而，这些器件在运行过程中经常面临极端的电气应力，特别是在电感负载切换条件下。当电感电路突然中断时，储存在电感器中的能量会产生高电压瞬变，可能导致系统中的开关器件（如MOSFET）发生雪崩击穿。如果MOSFET发生故障，整个系统的生命周期将受到严重威胁[7]、[8]、[9]。在功率因数校正（PFC）电路中，电网电压的升高可能导致MOSFET的V_DS瞬间超过其击穿电压，从而触发雪崩击穿。或者，如果负载过载，MOSFET会持续导通，此时高电感电流会产生极高的击穿电压，直接导致雪崩击穿。

为了评估这类恶劣条件下的功率器件的雪崩鲁棒性，无箝位电感开关（UIS）测试是一种广泛采用的方法，用于表征其鲁棒性并确定其故障机制[8]、[10]、[11]。尽管UIS测试对可靠性评估至关重要，但器件电气和热性能与材料特性的复杂相互作用给理解由热失控、雪崩击穿和/或锁存引起的故障机制带来了挑战。平面SiC MOSFET的雪崩鲁棒性主要受寄生BJT锁存或金属化熔化的限制，而对于沟槽SiC MOSFET而言，栅氧化层损伤是主要的故障机制[12]。大多数UIS测试是在mH级别进行的[13]、[14]，但SiC MOSFET的雪崩能力被高估了。在某些通常使用μH级电感器的电路应用中[15]、[16]，必须采用μH级别的UIS测试来评估雪崩鲁棒性。大多数研究调查了不同栅结构（如平面型和沟槽型）SiC MOSFET的雪崩能力[17]、[18]。然而，关于SiC MOSFET在栅极开启阶段的电流变化率di/dt、有源区域和JFET区域宽度的研究较少。

本文基于μH级别的UIS测试电路，系统地评估了1200 V平面SiC MOSFET的雪崩性能。首先研究了μH级别电感对SiC MOSFET在开启阶段电流变化率di/dt的影响。随后，探讨了有源区域和JFET区域宽度对SiC MOSFET雪崩耐受性的影响。关于JFET区域宽度对SiC MOSFET雪崩鲁棒性影响的研究具有创新性，并发现了两种故障机制的新转化。使用Sentaurus TCAD电热仿真获得了SiC MOSFET在雪崩过程中的电压-电流分布和瞬态热响应特性。

部分摘录

SiC MOSFET结构

在这项工作中，选择了一个1200 V平面栅结构的SiC MOSFET，封装在标准的TO-247-3封装中，作为测试器件（DUT），以系统地评估动态雪崩的可靠性。SiC MOSFET的单元结构如图1所示。在180 μm厚的4H-SiC上沉积了10 μm厚的氮掺杂（1 × 10¹⁶ cm^?3）4H-SiC外延层。栅氧化层厚度为50 nm。

实验设置

SiC MOSFET的雪崩性能通过UIS电路进行评估和表征，如图2(a)所示。在测试过程中，向器件驱动器和DUT的栅极同时施加相同脉冲宽度的单脉冲方波，如图2(b)所示。当驱动器和被测器件同时开启时，由于电感的作用，主电路中的电流逐渐增加，电流方向为

电感对SiC MOSFET雪崩耐受性的影响

本节介绍了在不同μH水平（50 μH、100 μH、200 μH）下SiC MOSFET器件的雪崩能力和性能。在不同电感值下，随着栅极开启时间（t_on）以20 μs为步长增加的情况下，测试了SiC MOSFET器件的雪崩击穿特性，每个电感的UIS实验包含5次独立测试，电流I_DS与电压V_DS的波形图如图4所示。在50 μH电感的情况下，

W_JFET = 1.5 μm的SiC MOSFET的雪崩仿真

为了研究SiC MOSFET的雪崩故障机制，使用Sentaurus TCAD仿真工具根据实验中使用的器件创建了一个SiC MOSFET结构，其中W_JFET设置为1.5 μm [图14(a)]。此外，还从测量数据中得出了热阻。图14(b)-(c)展示了模拟的输出特性曲线和击穿曲线，与测量结果吻合良好。

图15显示了电场分布和影响

结论

本文详细研究了电路电感、有源区域和SiC MOSFET的JFET区域宽度对其雪崩鲁棒性的影响。首先，I_DS-t_on的关系在栅极开启阶段展示了两个不同的区域，包括线性区域和近似线性区域。电路电感显著影响雪崩能量（E_as），随着电感从50 μH增加到200 μH，测量得到的E_as从283 mJ增加到394 mJ，表明雪崩

利益冲突声明

作者声明他们没有已知的财务利益或个人关系可能影响本文报告的工作。

致谢

本研究得到了山东省泰山学者计划（资助编号：tsqn202306069）、国家重点实验室开放研究项目（资助编号：425800091012507）、国家自然科学基金（资助编号：U23A20569）（项目编号：2022ZLGX02）以及山东省重点研发计划（项目编号：ZR2022QF089）和山东省自然科学基金（项目编号：ZR2022QF089）的支持。