具有逆向掺杂技术的1T-DRAM

《Solid-State Electronics》：1T-DRAM with retrograde doping

逆向掺杂双栅结无漏1T-DRAM设计通过增强横向带间隧穿效应实现低电压高保留时间存储，模拟验证其80ms超长保留特性及20nm栅极长度下的高 scalability，系统分析掺杂、栅极长度等参数对读写性能的影响。

　　

Maki Ulla|MD Yasir Bashir|Mohammad Jawaid Siddiqui

电子工程系，阿里格尔穆斯林大学，阿里格尔 202002，印度

摘要

本研究提出了一种基于双栅结无结（DGJL）晶体管和逆向掺杂（RD）技术的1T-DRAM设计，旨在提升电荷存储能力和扩展性能。逆向掺杂分布改变了通道中的载流子分布，在施加电压时在漏极附近形成强电场梯度。这种强电场导致能带发生显著弯曲，从而减小隧穿势垒宽度，并增加横向能带间隧穿（L-BTBT）引起的栅极诱导漏极泄漏（GIDL）电流。结果，在20纳米的超短栅极长度下，该设计能够在较低写入电压下高效地产生电荷，保持时间长达80毫秒。所提出的基于DGJL RD技术的1T-DRAM通过经过良好校准的2D TCAD仿真进行了分析。此外，还研究了功函数、栅极长度、温度和掺杂水平对保持时间和感知裕度的影响，展示了该设计在低功耗和高可扩展性存储应用中的潜力。

引言

动态随机存取存储器（DRAM）在确保高速数据存储和检索方面发挥着关键作用。传统的DRAM单元通常采用一个晶体管和一个电容器（1T-1C）的配置，以矩形网格阵列的形式排列[[1], [2], [3], [4]]。电容器通过每个DRAM单元内的晶体管所施加的电压进行充电和放电，从而实现数据存储和检索[[1], [2], [3], [4]]。通过感知放大器可靠地区分存储的数据依赖于每个单元保持大约10飞法（fF）的电容[4]。当DRAM单元缩小到亚10纳米技术节点时，会出现多个挑战。集成外部电容器以保持电荷变得越来越困难，导致电荷泄漏问题以及需要频繁刷新[[5], [6], [7], [8], [9]]。研究人员探索了结合三维（3D）存储电容器的垂直晶体管阵列作为解决方案。尽管这种方法提高了单元密度，但制造可靠的3D存储电容器引入了显著复杂性[10,11]。为了解决这些挑战，提出了无电容器1T-DRAM作为可行的替代方案。通过利用浮体（FB）效应，该设计消除了对外部电容器的需求[[5], [6], [7], [8], [9]]。在1T-DRAM中，器件的硅体通过FB效应充当电荷存储元件[12]。存储状态（“1”和“0”）由浮体中是否存在多数载流子（空穴或电子）决定。各种写入机制，如撞击电离[5,9]、栅极诱导漏极泄漏（GIDL）、双极结型晶体管（BJT）效应[13,14]和能带间隧穿（BTBT）[[15], [16], [17]]，被用于在1T-DRAM单元中生成电荷。撞击电离在高漏极电压下产生电子-空穴对，而GIDL利用BTBT实现高效电荷注入。其中，BTBT在写入“1”过程中提高了可靠性并降低了功耗[[15], [16], [17]]，使其成为优化1T-DRAM性能的首选机制。

将双栅结构与逆向掺杂（RD）相结合的协同优势是所提出的基于DGJL RD技术的1T-DRAM的关键特性。在单栅MOSFET中，RD已被广泛用于通过将峰值掺杂浓度移离界面来抑制短通道效应，从而改善亚阈值斜率和阈值电压控制。在DGJL RD结构中，这一概念得到了进一步扩展，因为双栅配置从顶部和底部栅极提供了更优越的静电控制，而逆向掺杂分布形成了一个以体为中心的势阱，将电荷限制在Si–SiO₂界面之外，减少了表面复合和泄漏。这两种机制的协同作用在于，双栅静电效应增强了势垒控制，而逆向掺杂确保了深度电荷限制，共同带来了更强的保持能力、改进的亚阈值行为以及比单独使用任一方法更高的Ion/Ioff比率。这种协同作用是该设计能够在20纳米节点下实现卓越保持时间（80毫秒）的关键原因，而这仅使用单栅RD器件或均匀掺杂的DGJL器件是难以实现的。

设备描述与仿真

设备描述与仿真

图1(a)展示了我们基于双栅（DG）结无结（JL）和逆向掺杂（RD）的1T-DRAM的示意图，表1中列出了设备规格。基于DGJL RD的1T-DRAM的硅膜分为两个区域：壳层和体区，具有不同的掺杂浓度：(a)靠近Si–SiO₂表面的壳层区域，掺杂浓度为N₁；(b)位于表面较远的芯（或体）区域，掺杂浓度为

结果与讨论

根据表2中给出的优化偏置参数，所提出的基于DGJL RD的1T-DRAM的漏极电流瞬态行为进行了分析。图2展示了所有操作（写入“1”、保持“1”、读取“1”、写入“0”、保持“0”和读取“0”）的瞬态偏置条件。该图显示了栅极、源极、漏极和阳极处的电压随时间的变化，直接关联了输入脉冲与输出信号之间的关系

功耗

通过将操作电压与电流相乘，通过瞬态分析确定了1T-DRAM在不同操作期间的功耗。由于写入“0”和保持操作时的V_DS为零，其功耗显著低于写入“1”和读取操作。表3量化了1T-DRAM操作过程中的功耗分布。L-BTBT辅助的写入“1”操作耗电0.011微瓦，而写入“0”操作由于无偏置载流子扩散而几乎不耗电。

栅极长度缩放的影响

在所提出的基于DGJL RD的1T-DRAM中，栅极长度的缩放强烈影响了隧穿行为和泄漏的静电控制。随着栅极长度的增加，漏极-通道结处的横向电场减弱，从而抑制了能带间隧穿和栅极诱导漏极泄漏（GIDL）[20]。这降低了读取“1”电流，但由于泄漏减少，读取“0”电流的降低更为显著，如图7(a)所示，从而提高了电流比率（从1.147 × 10⁴

结论

我们的工作描述了一种采用双栅结无结和逆向掺杂（DGJL-RD）技术的低功耗1T-DRAM实现方案。该设计展现了出色的感知裕度和保持时间性能，为其作为下一代低功耗存储解决方案的可行性奠定了基础。

CRediT作者贡献声明

Maki Ulla：撰写——原始草稿、可视化、方法论、概念构思。MD Yasir Bashir：撰写——审阅与编辑、可视化、概念构思。Mohammad Jawaid Siddiqui：可视化、监督、研究。

利益冲突声明

作者声明他们没有已知的可能影响本文所述工作的财务利益或个人关系。