《Solid-State Electronics》：Unified approach for considering the effect of doping and device temperature on the band structure and electrostatics of UTB SOI DG MOS devices
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本文提出一种基于紧束缚方法（TBM）的算法，通过在TBM哈密顿量中引入掺杂依赖的自能修正项，量化了超薄体双栅SOI MOSFET在宽温度（15-300 K）、厚度（2-43 nm）和掺杂浓度范围内带隙收窄效应及通道静电学特性。研究结果表明，该模型能有效整合量子限域效应，为极低温（<77 K）及纳米尺度JLFET器件模拟提供了新方法。
约格什·多特（Yogesh Dhote）|纳林·维洛昌·米什拉（Nalin Vilochan Mishra）|阿迪蒂亚·桑卡尔·梅杜里（Aditya Sankar Medury）
印度科学教育与研究学院电气工程与计算机科学系，博帕尔 462066
摘要
在这项工作中，我们提出了一种基于紧束缚（TBM）的方法，通过将掺杂依赖的自能修正项纳入紧束缚（TB）哈密顿量中，来考虑通道掺杂对超薄体（UTB）双栅（DG）绝缘体上硅（SOI）MOS器件能带结构和带隙的影响。首先，我们使用现有的带隙缩小（BGN）模型作为参考，确定了在室温下需要纳入厚型本征SOI通道（43纳米，此时量子限制效应可以忽略）的紧束缚哈密顿量中的自能修正项，以确保能够准确考虑n型和p型掺杂的影响。通过使用相同的自能修正项，并加入温度依赖的带隙修正项，我们量化了在不同器件温度（15 K - 300 K）、通道厚度和掺杂密度下的带隙缩小程度。此外，我们还通过泊松方程的自洽解来评估这些器件的通道静电特性。同时，基于能带结构的模拟方法，我们提出了一个考虑通道掺杂、厚度和器件温度变化的带隙模型。
引言
为了促进低功耗和高速集成电路（IC）的应用，持续遵循摩尔定律是必不可少的[1]。诸如太空探索和量子计算等新兴领域进一步要求深入理解晶体管在低温下的行为。随着器件尺寸缩小到纳米级别，超薄体（UTB）双栅（DG）MOSFET因其对短通道效应（SCEs）的优异抗性以及栅极对通道的增强静电控制能力而受到广泛关注，同时相比体块MOS器件提供了更好的通道长度可扩展性[2]。
随着通道长度的进一步缩小，在传统的反型模式（IM）MOSFET（包括UTB MOSFET、FinFET等）中，漏极诱导的势垒降低（DIBL）效应变得更加显著。为了减少这些DIBL效应，即使是在较短的通道长度下，也考虑了替代的器件架构。其中一种被报道可以显著减少DIBL效应的器件架构是无结（JL）FET，通过对源极、通道和漏极区域进行几乎相同的掺杂[3]、[4]。此外，JLFET可能比传统的反型模式MOSFET更具吸引力，因为：
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制造工艺更简单[3]
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具有较高的辐射耐受性[5]
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在低温下具有更陡峭的亚阈值摆幅（SS）[6]
然而，这些JLFET的高掺杂程度可能会导致带隙缩小（BGN）效应，这种效应可能会随器件温度变化，必须准确考虑[7]、[8]、[9]、[10]。
这些带隙缩小（BGN）效应（通常与高掺杂半导体相关）通常在室温下进行研究和校准，主要针对体块MOS器件[11]、[12]、[13]。此外，还通过带隙修正模型考虑了器件温度变化对这些器件的影响[14]，这意味着在体块MOS器件仿真中，BGN效应被视为与器件温度无关。然而，对于UTB MOS器件（包括JL FET），量子限制效应（QCEs）的表现预计与体块MOS器件不同[10]。
大多数用于模拟JL FET行为的方法通常涉及使用商业TCAD工具，这些工具无法准确考虑量子限制效应（特别是对于小于5纳米的器件[11]），并且这些模拟在低于77 K的温度下也可能无法收敛，因此难以使用这些方法来研究低温行为。鉴于此，通常与高掺杂通道相关的BGN效应在较低温度下也难以考虑，这使得在这些温度下准确模拟纳米级JLFET行为成为挑战[15]。其他器件模拟器（如MINIMOS-NT）仅适用于温度高于100 K的器件[16]，因此可能不适用于更低的温度。此外，像NEMO5（Nano Electronics Modeling Tool）这样的原子级模拟方法基于紧束缚（TBM）来确定GaAs和GaSb等通道材料的能带结构，但仅适用于高掺杂程度（超过10^3 dopant/dm^3）的情况[17]，而这种掺杂程度下预计会出现BGN效应。此外，文献中的其他原子级模拟工作基于DFTB（密度泛函紧束缚）和NEGF（非平衡格林函数），通过向SiNW（硅纳米线）晶格中插入替代掺杂原子来研究掺杂纳米线[2]，但这些研究并未扩展到低温范围[2]。因此，需要一种计算效率高且准确的模拟方法，适用于广泛的通道厚度、掺杂密度和器件温度范围。这是开发适用于各种器件参数的JLFET精确器件仿真框架的关键第一步。
在这项工作中，我们使用spTBM方法模拟了UTB DG SOI MOS电容器的能带结构。首先在室温下将掺杂依赖的自能修正项纳入本征SOI通道的紧束缚哈密顿量中，然后加入温度依赖的带隙修正项，从而能够考虑不同SOI通道厚度的掺杂效应和器件温度。通过这种方法，我们能够在广泛的器件温度范围（15 K – 300 K）内考虑BGN效应，并据此准确计算通道静电特性。
本文分为四个部分。在第二部分中，我们描述了用于确定掺杂依赖自能修正项的模拟方法，从而获得掺杂和温度依赖的能带结构。在这一部分，我们还确定了不同温度和掺杂条件下的费米能级，并将其与文献结果进行对比，同时计算了这些器件的通道静电特性。第三部分提出了一个考虑掺杂、器件温度和通道厚度效应的带隙模型，并通过与我们工作中提出的基于能带结构的模拟方法得到的结果进行验证。最后一部分是结论。
部分摘录
自能修正的确定
在这项工作中，我们首先使用半经验性的spTBM方法模拟UTB DG MOS器件的通道静电特性（见图1），以确定能带结构。
通过在TB哈密顿量中加入自能修正项（如图2所示的算法），修改了本征掺杂通道的能带结构（包括带隙）。这些修正项是在T = 300 K和厚SOI通道（43纳米，此时量子限制效应可以忽略）下确定的。
讨论
为了量化掺杂（受主和施主类型）对带隙的影响，我们首先使用了在300 K下确定的相同自能修正项（见表1），来研究15 K下的BGN效应，分别针对2纳米和43纳米的掺杂情况。此外，在这项工作中，为了预测从15 K到300 K的掺杂效应，我们考虑了温度和厚度依赖的带隙。
结论
我们提出了一种基于紧束缚（TBM）的方法，用于考虑掺杂和器件温度变化对UTB DG MOS器件能带结构和带隙的影响。通过这种方法，我们能够量化掺杂对电静特性的影响，适用于各种器件温度范围内的简并和非简并半导体，并准确考虑了纳米尺度器件中的量子限制效应（QCEs）。最后，通过能带结构模拟...
CRediT作者贡献声明
约格什·多特（Yogesh Dhote）：撰写——原始草稿、方法论、概念化。
纳林·维洛昌·米什拉（Nalin Vilochan Mishra）：撰写——审阅与编辑、可视化、研究。
阿迪蒂亚·桑卡尔·梅杜里（Aditya Sankar Medury）：撰写——审阅与编辑、可视化、监督、方法论、研究、概念化。
利益冲突声明
作者声明他们没有已知的财务利益或个人关系可能影响本文所述的工作。
