300微米SOI（Silicon On Insulator）工艺技术，采用超薄埋氧层结构

《Solid-State Electronics》：300 Mm sSOI engineering with ultra thin buried oxide

本文通过在SiGe厚梯度缓冲层上外延生长薄硅层，结合Smart Cut?工艺实现部分转移，成功制备了300mm tensile-strained SOI晶圆，其埋氧层厚度25nm，顶层硅12nm，通过调节SiGe中Ge含量使应力范围达0.6-1.8 GPa，并利用TEM和Raman光谱验证了晶圆的高结晶质量和均匀应变分布。

　　

D. Barge | M. Gallard | J.-M. Hartmann | F. Fournel | V. Loup | F. Mazen | E. Nolot | P. Hauchecorne | J. Sturm | V.H. Le | I. Huyet | D. Delprat | F. Boedt | F. Servant

格勒诺布尔阿尔卑斯大学，CEA，Leti F-38000 格勒诺布尔，法国

摘要

本文介绍了用于下一代全耗尽型硅在绝缘体（FD-SOI）CMOS器件的300毫米拉伸应变硅在绝缘体（sSOI）晶圆的制造工艺。这些晶圆具有25纳米厚的埋氧层（BOX）和12纳米厚的拉伸应变顶层硅层。集成方案包括在弛豫的SiGe厚梯度缓冲层上生长一层薄硅层，然后使用Smart Cut?工艺将其部分转移到基底晶圆上。通过调整下方SiGe厚梯度缓冲层中的锗含量，成功将顶层硅层的拉伸应力从0.6 GPa调节到1.8 GPa。透射电子显微镜和拉曼光谱确认了晶圆的高结晶质量和均匀的应变分布。该研究展示了实现不同应变水平以优化nMOS器件性能的潜力。

1. 引言

通过减薄顶层硅和埋氧层，SOI晶圆可以满足10纳米节点以后平面全耗尽（FD）器件的静电要求。对硅沟道的应变可以改善电子/空穴的迁移率，从而提高n型/p型金属氧化物半导体（MOS）器件的电性能。对于nMOS晶体管，应变应为拉伸型；而对于pMOS晶体管，则应为压缩型。在器件制造过程中引入的局部应变方法已在文献中有所介绍，但这些方法会增加工艺复杂性。如果能在pMOS器件区域平衡拉伸应变，那么从预先施加的双轴拉伸应变硅层开始制造将是一个有前景的解决方案。

在这项工作中，我们制造了用于平面下一代FD-SOI节点的300毫米拉伸应变SOI（sSOI）晶圆。埋氧层厚度小于25纳米，而顶层拉伸应变硅层的厚度减少到12纳米。通过离线和在线微拉曼光谱测量，成功将sSi中的拉伸应力从+0.6 GPa调节到+1.8 GPa，具体取决于所需的性能水平。透射电子显微镜（TEM）图像显示了没有明显缺陷的完美密封SOI结构。

sSOI的制造工艺

获得拉伸应变硅的最新方法是在厚而几乎完全弛豫的SiGe梯度缓冲层（TGB）上生长一层薄硅层，该缓冲层的晶格参数大于硅的晶格参数。然后使用Smart Cut?工艺将这种结构部分转移到基底晶圆上。基底晶圆具有用于sSOI制造的熱生长埋氧层。图1展示了这种集成方案的主要步骤，该方案用于生产200毫米sSOI晶圆，其中sSi层稍厚，BOX层则更厚。图4图5。

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图1。用于制造sSOI晶圆的工艺流程。

3. 结果与讨论

3.1. 捐体处理与表征

使用不同成分的SiGe厚梯度缓冲层（TGBs）在顶部生长伪形化的薄sSi膜，以获得不同的应变水平。三种不同类型TGB的SIMS剖面图可见于图2。由于Si和Ge的晶格参数不匹配（a_Si = 5.431 ? 和 a_Ge = 5.658 ?），产生的错位被限制在几乎线性梯度的SiGe层中。在这种TGBs顶部的恒定成分SiGe层中，螺纹错位密度（TDD）通常在10⁴ – 10⁶ cm^?2范围内，这得益于使用非常高的生长温度（900°C-1050°C）和强氯化化学试剂（例如e.g[6][7][8]）。在sSi重新外延之前，使用化学机械抛光（CMP）去除这种SiGe TGBs固有的“表面交叉纹理”，以获得光滑的表面。由于60°错位在SiGe梯度层的{1 1 1}面上传播，因此在恒定成分SiGe层中沿〈1 1 0〉方向存在周期性的应变场，导致〈1 1 0〉方向的表面起伏，其空间波长为1–2微米，这些起伏需要在sSi重新外延前去除。

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图2。三种类型SiGe TGB中的锗深度剖面图。

经过CMP处理后，采用“HF-Last”湿法清洗或HF/SC1氧化清洗，随后进行专门的远程等离子体原位氧化去除化学氧化物10，然后将TGBs在H₂气氛中烘焙，以最小化表面起伏的重新出现，并去除任何剩余的O表面污染11。

随后在650°C-750°C的温度范围内，在常规Si前驱气体（如SiH₄或SiH₂Cl₂[11][12][13]）上生长sSi层。

sSi生长后的表面粗糙度通过原子力显微镜在20x20 μm²区域内进行量化。所有研究样品的均方根粗糙度值都非常优秀，通常为?0.12纳米，如图3所示。光滑的sSi表面对于获得可控的、无键合缺陷的SOI结构至关重要。

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图3。sSi外延工艺后的原子力显微镜图像。

3.2. 线端表征

最终产品（例如具有薄BOX层的sSOI晶圆）的结晶质量通过截面透射电子显微镜进行评估。拉曼光谱用于确定拉伸应变14并评估结晶质量（见图4）。sSi膜中的面内拉伸应变ε_//可以通过比较sSi拉曼峰的波数位移Δω与未应变硅参考样品的波数位移来推断，使用以下关系：Δω = -834*ε_//9。

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图4。sSi层与无应变Si参考样品的拉曼光谱比较：Si-Si峰向低波数的位移表明sSi层处于拉伸应变状态。波数差（Δω）用于估计应变值，而半高宽（FWHM）用于评估结晶质量。

我们sSOI晶圆顶层硅膜中的拉伸应力（+0.6 GPa、+1.3 GPa和+1.8 GPa）与起始SiGe TGBs中的锗含量（10%、22%和34%）相符，如图5所示。

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图5。sSOI晶圆中的拉伸应力（以GPa为单位）与起始SiGe TGBs中的锗含量之间的关系。

没有观察到拉曼峰半高宽（FWHM）的下降，这表明结晶质量得到了保持。在线和离线拉曼工具的结果也相互吻合。最后，图6图7展示了（i）晶圆级别的拉伸应力图以及（ii）不同锗成分SiGe TGBs的应力图。

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图6。sSOI晶圆的在线拉曼晶圆级图（上图）和离线拉曼径向剖面图（下图），应变约为+1.2 GPa。起始SiGe TGB的顶层含有20%的锗。

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图7。使用不同锗成分的SiGe捐体时，sSOI基底的在线拉曼应力映射：SiGe10% TGBs的应力为+0.55 GPa，而SiGe 30% TGBs的应力为+1.85 GPa。应力水平的均匀性很好。

在制造过程中，使用不同锗成分的TGBs监测了sSi层中的拉伸应力。图7显示了整个晶圆上的应力分布。因此，可以达到低于主流1.3 GPa的更低和更高的应力水平。

图8显示了工艺结束时应力为1.2 GPa的sSOI结构的截面TEM图像。该结构无缝，结晶质量优异。

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图8。+1.2 GPa sSOI基底的截面TEM图像，显示出优异的质量（界面清晰，无扩展缺陷）。

4. 结论

我们制造了用于平面下一代FD-SOI技术节点的拉伸应变硅在绝缘体基底上，对最终拉伸应变sSi层有很好的控制。展示了广泛的应变范围，适用于不同类型的电路。例如，sSi在SiGe 30% TGB上外延时的高应力水平（+1.8 GPa）将提高超应变sSOI基底中的电子迁移率（15），从而提高nMOSFET的性能。然而，在CMOS电路中集成压缩应变SiGe沟道以形成互补的pMOSFET器件将更加困难。16。尽管在+0.6 GPa sSOI基底上制造的nMOSFET中的拉伸应变和电子迁移率较低，但集成SiGe pMOSFET将更加容易。通过Si或Ar离子注入和退火，甚至可以在pMOS区域消除对空穴迁移率不利的拉伸应力。17。最后，通过拉曼光谱可靠地监测了制造过程中的应力。

CRediT作者贡献声明

D. Barge：撰写——原始草稿。M. Gallard：撰写——原始草稿，研究。J.-M. Hartmann：撰写——审阅与编辑，研究，数据管理。F. Fournel：研究。V. Loup：研究。F. Mazen：研究。E. Nolot：研究，数据管理。P. Hauchecorne：研究。J. Sturm：研究。V.H. Le：。I. Huyet：验证，研究。D. Delprat：验证。F. Boedt：验证。F. Servant：验证。