一种0.29 pJ/b、5.27 Tb/s/mm的UCIe高级封装接口，采用2.5-D CoWoS中介层；以及一种0.52 pJ/b、0.448 Tb/s/mm的UCIe标准封装接口，采用有机基板，并基于3纳米FinFET技术实现

《IEEE Open Journal of the Solid-State Circuits Society》：A 0.29 pJ/b 5.27 Tb/s/mm UCIe Advanced Package Link With 2.5-D CoWoS Interposer and a 0.52 pJ/b 0.448 Tb/s/mm UCIe Standard Package Link With Organic Substrate in 3 nm FinFET

D2D收发器研究：3nm工艺下UCIe-AP（64 lanes/CoWoS）与UCIe-SP（16 lanes/有机基板）实现4-16Gbps速率，功耗优化0.29-0.52 pJ/bit，眼图性能0.372-0.29UI@1E-15 BER，CDC低延迟3.5-4.0ns，带宽密度5.27-0.448Tb/s/mm

　　

摘要：

本文介绍了两款基于3纳米FinFET技术的点对点（D2D）有线收发器，其中一款遵循UCIe高级封装（UCIe-AP）标准，另一款遵循UCIe标准封装（UCIe-SP）标准。UCIe-AP版本的收发器在一个物理层（PHY）模块中拥有64条接收（RX）和64条发送（TX）数据通道，并采用CoWoS中介层进行封装；而UCIe-SP版本的收发器则拥有16条接收和16条发送数据通道，采用有机基板进行封装。这两种PHY都支持4–16 Gb/s/引脚的数据传输速率，采用“乒乓式”接收前端架构，其发送驱动器可以根据需要配置为不同的工作模式（具体配置取决于TX输出摆幅设置）。此外，这两种收发器均采用了低延迟的发送时钟域交叉（CDC）技术。通过8.192Tb/s的数据流量对UCIe-AP版本进行了测试，证明了其在存在串扰的噪声环境中的性能表现：该收发器的功耗效率为0.29 pJ/bit，带宽密度为5.27Tb/s/mm，FDI-to-FDI延迟为3.5 ns。在16 Gb/s/引脚的传输速率下，UCIe-AP版本的BER为1E-15时眼图开口宽度为0.29UI，BER为1E-27时为0.03UI。UCIe-SP版本的性能在5毫米、15毫米和25毫米的不同通道长度下进行了测试，其带宽密度达到0.448Tb/s/mm，功耗仅为0.52 pJ/bit，FDI-to-FDI延迟为4.0 ns。在25毫米有机基板上，16 Gb/s/引脚传输速率下，BER为1e?15时的眼图开口宽度为0.372UI，BER为1e?27时为0.108UI。此外，一种背景维护模式能够在+5%至?5%的电压变化范围以及?40至125℃的温度变化范围内，使总眼图宽度（EW）提高多达0.156UI。