采用分布式双随机化动态元件匹配技术的性能增强型电流控制DAC

《AEU - International Journal of Electronics and Communications》：Performance enhanced current-steering DAC using distributed dual randomization dynamic element matching technique

该文提出一种采用分布式双随机化动态元件匹配（DDR-DEM）技术的10位500MHz电流 steering DAC，通过二维随机化平均降低失配误差，抑制非线性失真，在近奈奎斯特频率范围内实现71.6dB SFDR，功耗21.2mW。

　　

斯姆鲁蒂莱卡·萨曼塔（Smrutilekha Samanta）| 萨坦努·萨克卡尔（Santanu Sarkar）

印度普杜切里国立理工学院电子与通信工程系

摘要

高速数模转换器（DAC）主要由于失配引起的非线性而表现出较低的动态性能。幅度失配和时序失配是在高采样频率下严重挑战DAC线性的主要原因。本文介绍了一种500 MHz 10位电流导向DAC（CS-DAC），该DAC采用了分布式双重随机化动态元件匹配（DDR-DEM）技术来应对这些挑战。DDR-DEM CS-DAC利用分布式架构的优势来减少中间码期间的毛刺。双重随机化技术为高频DAC添加了额外的随机旋转，以抑制非线性失真。所提出的架构采用180纳米CMOS工艺制造，占用面积为0.28平方毫米。

引言

全球范围内物联网（IoT）设备的快速增长提高了对片上系统（SoC）中直接数字合成（DDS）系统和紧凑型收发单元的需求。DAC是这种SoC传输系统的主要模块。由于CS-DAC具有高速运行、可扩展性以及适合集成到现代CMOS技术中的特点，因此特别具有吸引力[1]、[2]、[3]。然而，CS-DAC主要受到失配误差的影响，这导致在高频率下线性下降和动态性能不佳[4]、[5]、[6]。这些因素直接影响了IoT收发器的整体效率。IoT收发器的频谱纯度受到DAC线性和动态性能的强烈影响。较高的INL/DNL和失配引起的非线性会增加频谱再生，从而恶化相邻通道的泄漏，并迫使功率放大器在更线性但效率更低的区域内工作[7]。因此，具有更严格线性和失配补偿技术的DAC对于实现可靠的精确数据传输至关重要。

动态元件匹配（DEM）是一种有前景的失配补偿技术，可以有效抑制高频和高分辨率DAC的非线性谐波失真[8]、[9]、[10]、[11]。它能够减轻由非线性开关失真、符号间干扰（ISI）和电路布局设计中的梯度误差引起的幅度和时序失配误差[12]、[13]、[14]。在启用DEM的CS-DAC中，电流源的选择是动态随机化的，从而平均化了失配的影响[15]、[16]。因此，由失配引起的谐波失真和代码依赖的输出误差被转化为白噪声。在高采样频率下，这种方法可以有效减少由于电流单元失配引起的非线性，从而提高SFDR值。与前景校准技术相比，采用DEM的CS-DAC使用的电路复杂性较低[17]、[18]、[19]、[20]。

在传统的DEMDAC[10]、[14]、[21]中，DEM技术应用于分离的分段结构。在这种结构中，单元电流源的随机化仅限于一个块内，仅解决了块内的失配问题，而没有考虑块间或块间的失配。这些失配也会对CS-DAC的静态和动态性能产生重要影响。同样，为了最小化失配变化，传统的DEMDAC仅采用单维度DEM技术。然而，失配仍然存在于两个方向上，即行和列的2D结构中。

此外，文献表明，高分辨率和高频CS-DAC架构的面积与性能之间总是存在权衡。考虑到硬件复杂性，大多数采用DEM技术的先进CS-DAC遵循30%–50%的分割比例。此外，传统的DEM技术通常应用于高分辨率分段CS-DAC的最重要（MSB）位[13]、[14]、[21]，因此失配误差仍然存在于设计中，并降低了动态和静态性能。同样，在高分辨率DEM DAC中，DEM解码器的硬件复杂性较高，延迟率也较大。为了克服这些挑战，采用了采用双重随机化DEM（DDR-DEM）技术的分布式CS-DAC架构。这种分布式DAC架构用于减少中间码期间的毛刺。在这种设计中，为了实现更高的静态线性，保持了70%的分割比例（3位LSB + 7位MSB），并对7位MSB位应用双重随机化技术以提高高频动态性能。双重随机化技术增加了额外的失配平均层次（2-D），进一步提高了SFDR值。

本文的结构如下：第2节描述了所提出的DDR-DEM CS-DAC的架构。第3节解释了该CS-DAC的工作原理。第4节讨论了基于布局后蒙特卡洛模拟的结果。最后，第5节总结了本文。

部分摘录

提出的CS-DAC架构

电流单元之间的失配和中间码期间的毛刺会降低输出信号的质量，从而导致DAC性能急剧下降。为了解决这个问题，本文提出了一种10位DDR-DEM CS-DAC。这种分布式分段架构旨在减少CS-DAC的整体面积并最小化中间码期间的毛刺。该架构还有助于实现高线性，因为MSB电流单元使用了较小的单元电流。

DDR-DEM技术的工作原理

传统的DEM技术仅针对单维度失配误差。然而，在远离原点的电流单元矩阵边缘，失配变化更大。为了进一步减少对输出的影响，所提出的DEM技术旨在以二维方式解决非线性误差。这是通过两个阶段实现的。第一步是使用行和列随机化器对输入位进行完全随机旋转。

结果与讨论

本节讨论了所提出的DDR-DEM CS-DAC的布局和布局后蒙特卡洛模拟结果。将获得的结果与最先进的DEM DAC进行了比较。

结论

本文提出了一种新的动态元件匹配技术，采用DDR方法。为了验证这项技术，使用180纳米CMOS工艺技术设计了一种10位CS-DAC。DDR-DEM方法通过改进电流单元匹配来优化设计，从而提高SFDR值和线性。DDR方法使用最少的额外硬件和较低的电路复杂性来处理二维失配误差。此外，结合这些方法可以提高高频SFDR。

CRediT作者贡献声明

斯姆鲁蒂莱卡·萨曼塔（Smrutilekha Samanta）：撰写 – 审稿与编辑、撰写 – 原始草稿、验证、软件开发、方法论、概念化。萨坦努·萨克卡尔（Santanu Sarkar）：撰写 – 审稿与编辑、可视化、监督。

利益冲突声明

作者声明他们没有已知的可能会影响本文所报告工作的竞争性财务利益或个人关系。