基于多脉冲测试方法的LDMOS漂移区界面态评估（Evaluation of Interface Traps Within Drift Region in LDMOS Using a Multi-Pulse Test Method）

《IEEE Journal of the Electron Devices Society》：Evaluation of Interface Traps Within Drift Region in LDMOS Using a Multi-Pulse Test Method

　　

研究人员开发了一种用于横向双扩散MOSFET（LDMOS）器件动态界面态表征的多脉冲测试方法。通过在米勒（Miller）平台期间提取栅漏电荷（Q_GD），所提出的方法实现了开关条件下n漂移区中界面态电荷（Q_it）的定量评估。实验结果表明，界面态密度（D_it）的增加会导致开关转换时间延长和Q_GD升高。此外，增加脉冲数量能够提取多个Q_it值及其相应的载流子俘获时间分布。进一步地，改变测试脉冲幅度可实现对不同陷阱能级（E_T）处D_it的选择性探测。所提出的快速动态评估技术显示了在功率MOSFET器件n漂移区界面态分析方面的巨大潜力，并为其可靠性评估提供了实用工具。

**研究背景与问题**

横向双扩散MOSFET（LDMOS）因其高阻断电压和优异的开关能力在现代电力电子领域扮演着关键角色。然而，功率MOSFET器件的开关性能和长期可靠性受到半导体-绝缘体界面处陷阱的限制。界面态会导致器件出现诸多不良问题，如阈值电压（V_TH）漂移、迁移率退化以及器件寿命缩短。特别是在功率开关应用中，高界面态密度（D_it）会显著增加开关转换时间，从而加剧功率损耗。因此，准确的界面态表征对于LDMOS器件的优化和可靠性提升至关重要。传统的电容-电压（C-V）、电荷泵（CP）和电导法等技木虽已被应用于MOSFET中界面态的量化，但LDMOS中 extended n-drift结构限制了这些传统方法对D_it的有效测量。此外，开关操作条件下全面的界面态表征仍缺乏深入探索。

**研究内容、结论与意义**

该研究发表于《IEEE Journal of the Electron Devices Society》，研究人员利用双脉冲测试（DPT）方法研究了LDMOS的开关特性，发现n漂移区中D_it的增加会导致瞬态时间延长和栅漏电荷（Q_GD）升高。研究人员在不同俘获时间下提取Q_GD，并通过改变多脉冲幅度展示了一种具有可变能量范围的新型D_it提取方法。该技术有助于深入理解功率MOSFET中的界面态特性，为器件的动态性能评估和可靠性优化提供了高效且富有洞察力的工具。

**主要技术方法**

研究所用器件为TO-247封装的n型LDMOS，体二极管作为续流二极管（FWD）。主要技术方法包括：（1）双脉冲测试（DPT）：用于获取器件开关波形，通过米勒平台期间的栅极电流和上升/下降时间计算Q_GD；（2）多脉冲测试（PPT）：通过增加脉冲数量扩展可测量的时间间隔范围并提高时间分辨率，实现不同俘获时间间隔下Q_it,GD的提取；（3）栅极应力测试：施加负栅极偏压以产生界面态，结合标准测量-应力-测量（MSM）程序进行V_TH和亚阈值摆幅（SS）的提取；（4）可变栅压PPT：通过改变栅极脉冲幅度调制表面势，实现对不同陷阱能级（E_T）处D_it的选择性探测。

**研究结果**

**开关特性与Q_GD提取**：通过DPT测量确认了器件的正常开关操作。研究发现，D_it的增加在n漂移区引入额外的陷阱电容（C_it,GD），从而延长充放电时间。在第一个脉冲中，由于电路中电流的瞬态建立，漂移区中的界面态无法完全响应；在第二个脉冲中，器件内的界面态开始响应并俘获载流子，导致V_G和V_D波形中出现扩展的米勒平台。通过公式Q_GD=I_G·T_r（导通）和Q_GD=I_G·T_f（关断）计算Q_GD，其中I_G为栅极电流。第一次和第二次导通瞬态提取的Q_GD分别为70.8和272.3 nC·cm^-2，第二次导通瞬态中Q_GD的增加揭示了增强的陷阱响应。

**D_it表征**：为研究关态下漏栅之间高阻断电压引起的n漂移区D_it，对LDMOS施加负栅极应力电压（-45 V），并将漏源端接地以消除寄生NPN晶体管的退化。随着栅极应力时间增加至50分钟，观察到V_TH降低和SS退化，这归因于负偏压温度不稳定性（NBTI）引起的界面态增加。相应的上升时间（T_r）和Q_GD随栅极应力时间逐渐增加。Q_GD由本征栅漏电荷（Q_GD,int）和界面陷阱电荷（Q_it,GD）组成，应力后Q_GD的增加可归因于NBTI诱导的Q_it,GD上升。此外，在-40至-48 V范围内，随着栅极电压负向增加，50分钟栅极应力后的ΔQ_it,GD增大，表明更高负栅偏压下界面态生成增强。

**增强型D_it分析**：研究人员提出了改进的多脉冲测试方法。随着栅极脉冲数量增加，平均栅极平台电压（V_GP,av）升高，导致平均栅极电流（I_G,av）提高，从而加速Q_GD积累。利用公式Q_GD(0,T_r,i)=Q_GD,int+Q_it,GD(0,T_r,i)和Q_it,GD(T_r,i,T_r,i+1)=Q_GD(0,T_r,i+1)-Q_GD(0,T_r,i)，可通过不同时间间隔的多脉冲测量获得Q_it,GD的载流子俘获时间谱。与DPT相比，五脉冲测试（PPT）不仅扩展了可测量的时间间隔范围（T_r节点：15.2, 55.3, 69.9, 81.1和90.6 ns），还显著提高了时间分辨率。DPT在15.4至75.4 ns的俘获时间窗口内获得195.83 nC·cm^-2的Q_it,GD，而PPT在相应区间提取的Q_it,GD分别为130.85、42.15、33.98和26.69 nC·cm^-2。50次重复实验的箱线图显示T_r分布较窄且无显著异常值，验证了该方法的可行性和鲁棒性。

**可变栅压PPT与D_it能量分布**：随着栅压V_G从12 V增加至18 V，观察到Q_it,GD升高而俘获时间间隔减小。Q_it,GD的增加归因于导通瞬态期间动态V_GD的变化，而俘获时间间隔的减小则由与V_G增加相关的更高I_G引起。Q_GD随V_GD线性增加，不同V_GD区域具有不同斜率，这反映了米勒平台期间电荷俘获和本征电荷贡献的变化。通过斜率差异可准确提取漂移区中的D_it。在V_G=12、15和18 V下，测量的E_T位于价带（E_V）边缘附近，且随V_G增加向导带（E_C）移动，表明栅极偏压有效调制了表面势。D_it在中带隙区域呈现最小值，向带边方向增加。高V_G下观察到的D_it升高可解释为相应V_GD的降低减小了氧化层电场，从而降低了俘获截面。通过将n漂移区等效为n型MOS结构，E_T由特定栅偏条件下的费米能级（E_F）位置决定；更负的V_GD在Si侧引起更强的能带弯曲，使E_F向E_V移动。

**栅极应力下D_it的演变**：在-48 V栅极应力50分钟后，V_GD降低导致探测到的E_T摆动。提取的峰值D_it从2×10¹² cm^-2·eV^-1增加至6×10¹² cm^-2·eV^-1，表明严重的界面退化，验证了该方法评估LDMOS器件界面劣化的有效性。

**讨论与结论**

该研究展示了一种改进的脉冲测量技术，用于快速评估界面态对LDMOS器件动态特性的影响。研究结果表明，D_it的增加会导致更长的开关时间。改进的多脉冲方法能够在扩展的载流子俘获时间范围内提取Q_it,GD，并促进n漂移区中跨广泛E_T范围的D_it分布表征。因此，该方法为评估和优化LDMOS器件的动态性能和可靠性提供了一种高效且富有洞察力的工具。