QuickCell：面向硅悬挂键(Silicon Dangling Bond, SiDB)逻辑的标准单元快速自动设计方法

《IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems》：QuickCell: Fast Automatic Design of Standard Cells for Silicon Dangling Bond Logic

　　

近年来，硅悬挂键(Silicon Dangling Bond, SiDB)逻辑作为一种有前景的后CMOS(beyond-CMOS)技术崭露头角，因其具备高集成密度与工作频率。该进展推动了包含物理仿真器与门级设计工具的完备设计自动化流程之发展。不同于采用晶体管实现逻辑的常规电路技术，SiDB逻辑利用具可变电荷态的量子点，通过策略性地排布这些点可实现OR、AND、NAND等标准逻辑功能，此类功能在设计流程中通常以标准单元(standard cell)形式提供。然而，寻找能实现给定布尔函数的此种排布是一项极复杂的任务，涉及考量海量候选布局并通过计算代价高昂的物理仿真进行验证。因此，目前SiDB逻辑布局的自动获取仅限于简单的双输入函数，且已需消耗大量计算资源。相较之下，传统超大规模集成电路(VLSI)物理设计算法早已从单门级考量过渡至多输入标准单元。为解决此挑战，本文提出QuickCell——一种利用专用搜索空间剪枝(search space pruning)技术、面向SiDB逻辑标准单元设计的快速算法。广泛实验评估表明，组合使用上述剪枝技术可达成：1) 搜索空间缩减达六个数量级；2) 运行时间相应降低达91倍；3) 首次具备处理更复杂功能（如标准单元中所用功能）之能力，显著缩小SiDB逻辑与传统CMOS设计范式间之差距；4) 相较于物理仿真可获得高达10000倍加速，且在判定给定布局非操作性(nonoperationality)时运行时间对输入–输出(I/O)引脚数近乎无关。

《QuickCell：面向硅悬挂键(SiDB)逻辑的标准单元快速自动设计方法》论文解读

一、研究背景与问题提出

场耦合纳米计算(Field-coupled Nanocomputing, FCN)是后CMOS时代极具潜力的新型计算范式，其利用电场排斥而非传统电流传输信息，有望突破能效与频率瓶颈。其中硅悬挂键(Silicon Dangling Bond, SiDB)技术在氢钝化硅表面通过扫描隧道显微镜移除单个氢原子制备而成，每个SiDB可呈负电、中性或正电态，通常采用二元点逻辑(Binary-Dot Logic, BDL)编码——信息存储于SiDB对中负电荷所在位置。通过预定义含输入/输出(I/O)引脚（由BDL线构成）的骨架(skeleton)及中央空白画布(canvas)，在画布内放置若干SiDB可使该单元实现指定布尔函数，即SiDB标准单元。

现有SiDB逻辑自动设计存在严重局限：① 仅有极少数SiDB排布能正确实现目标逻辑；② 验证需对所有2ⁱ（i为输入引脚数）种输入组合做物理仿真，而物理仿真最坏情况下随SiDB总数呈指数复杂度；③ 现有穷举或强化学习(Reinforcement Learning, RL)方法至多仅能处理二输入函数且耗时巨大，无法扩展到三输入及以上多输入标准单元，与传统CMOS VLSI业已成熟的多输入标准单元设计存在巨大鸿沟。为此，研究人员提出QuickCell算法，通过在不调用昂贵物理仿真的前提下尽早丢弃无效布局来大幅压缩搜索空间。论文发表于《IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems》。

二、关键技术方法

研究人员采用基于fiction框架（隶属Munich Nanotech Toolkit, MNT）的C++17实现，以QuickExact为物理仿真引擎。核心思路是对画布内含d个SiDB的所有C(|C|, d)种布局依次施加三级轻量级剪枝再送物理仿真验证：① 正电荷潜在出现检测(PositiveChargePruning)：假设所有SiDB带负电，计算各位置最大局部电势V_local,max，若超过μ₊（约-0.8 eV）则认为可能出正电态而丢弃；② 物理不可行性剪枝(PhysicalInfeasibilityPruning)：固定I/O引脚按某输入图案及对应输出f(i)的电荷分布，枚举画布SiDB所有2^d种电荷分布检验整体是否满足种群稳定性(population stability)与组态稳定性(configuration stability)，若无任一满足则丢弃；③ I/O信号不稳定性剪枝(I/O-SignalInstabilityPruning)：对I/O引脚所有可能翻转信号组合，检查是否存在画布电荷分布使系统总静电势能低于正确信号的基态能量，若存在则说明正确信号不稳并丢弃。通过画布小规模枚举替代全布局大体系物理仿真实现高效预筛。

三、实验结果

SECTION V. Experimental Evaluations

实验于Apple Silicon M1 Pro平台进行，超时设为1天，分三组实验。

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  Design of Two-Input Boolean Functions（双输入布尔函数标准单元设计）：对全部16种二输入布尔函数（含AND、OR、NAND、NOR、XOR、CX等），在画布|C|=适中尺寸、d=3个画布SiDB条件下对比SOTA穷举法与QuickCell。结果表明三级剪枝可将初始数百万候选布局压缩至个位数（如CX标准单元自1072445降至3），搜索空间缩减达10⁶倍；总运行时间平均加快53倍，最大加速91倍；所得有效标准单元数与SOTA一致，证明剪枝不失真。
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  Design of Three-Input Boolean Functions（三输入布尔函数标准单元设计）：选取10个具代表性的三输入布尔函数NPN(negation-permutation-negation)等价类（如AND3、GAMBLE等），d=4画布SiDB。SOTA方法均超1天超时（估算需逾1年），而QuickCell在500秒内完成全部设计，成功获得有效实现（如AND3得8种、GAMBLE得113种），首次实现三输入SiDB标准单元自动综合，证明剪枝复杂度主要取决于画布SiDB数d而非总I/O引脚数。
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  Scaling and Efficiency: Pruning Versus Physical Simulation（扩展性与剪枝vs物理仿真效率对比）：构造二输入/一输出至三输入/三输出等多种非操作性布局，比较判定"非操作"所需时间。物理仿真随I/O引脚数指数增长（三输入三输出约3 s），而剪枝策略仅需约0.3 ms且基本不受I/O引脚数影响，加速比最高达10000倍，验证了剪枝在避免昂贵仿真上的核心优势。

四、讨论与结论

论文结论指出：QuickCell所提三种专用剪枝技术联合应用可实现搜索空间缩减达六个数量级、设计运行时间降低最高91倍、首次实现三输入及以上复杂度SiDB标准单元自动设计从而缩小与CMOS范式的差距、判定布局非操作性时较物理仿真快达10000倍且对I/O引脚数近无关。此工作使SiDB逻辑设计从局限于双输入门跨入多输入标准单元自动化时代，为后续SiDB电路级布局布线奠定基础。未来工作可考虑放宽I/O引脚完整性严要求以容忍轻微kink、引入输出端静电压力计算等新剪枝判据、以及对多输出标准单元扩展与鲁棒性评估。