选择性Ge侧壁外延与三栅极MOSFET的栅极堆栈集成

《Materials Science in Semiconductor Processing》：Selective Ge sidewall epitaxy and gate stack integration for tri- gate MOSFETs

选择性外延生长硅侧壁实现三栅MOSFET自对准S/D集成，结合低温度化学气相沉积和晶面依赖生长模型控制，成功抑制SiO2表面非寄生形核，通过Y2O3/HfO2/TiN栅堆集成验证了高离子/关断比性能。

　　

Chun-Lin Chu | Shu-Han Hsu | Linh Chi T. Cao | Yu-Ming Huang | Guang-Li Luo

台湾应用研究机构半导体研究所，新竹市，300，台湾

摘要

在先进逻辑器件中，选择性外延技术在源/漏（S/D）集成方面具有很大的潜力，这种技术要求精确的材料限制和低热预算的加工过程。在这项工作中，我们展示了一个基于硅（Si）通道上选择性锗（Ge）外延的三栅极MOSFET平台，并结合了高k值/金属栅极堆叠的集成。通过低温化学气相沉积工艺，锗被选择性地生长在暴露的垂直Si侧壁上，同时有效抑制了周围SiO₂上的寄生核化，从而实现了横向限制的S/D结构形成。我们提出了一个与晶面相关的生长模型，以解释选择性外延过程中观察到的锗形貌和晶面演变。在形成Ge S/D结构后，我们在硅通道上实现了Y₂O₃/HfO₂/TiN栅极堆叠的栅极最后工艺。使用相同的基线器件架构，分别通过不同的工艺流程制备了n型和p型三栅极Si MOSFET，唯一的区别在于S/D掺杂物种的不同。电学表征显示了强的栅极控制能力和高Ion/Ioff比，证实了所提出的选择性Ge侧墙外延技术和栅极堆叠集成与三栅极器件操作的兼容性。这项工作为选择性侧墙外延技术及其与三栅极MOSFET制造的集成提供了实验上的见解，这些工艺条件与未来堆叠式和互补型FET（CFET）器件架构相关。

引言

对于3纳米以下的技术节点，传统的FinFET结构已经接近其基本的缩放极限。为了继续提升性能，已经提出了几种下一代晶体管架构[1,2]。其中，三栅极和全环绕栅极（GAA）FET以及互补型FET（CFET）被认为是将摩尔定律的缩放扩展到亚2纳米范围的最有前景的选择[[3], [4], [5]]。这些技术使得从平面、水平布局的器件向垂直集成的晶体管堆叠转变成为可能，从而可以在不降低驱动电流的情况下继续减小器件尺寸[6,7]。

互补型场效应晶体管（CFET）通过将n型和p型晶体管垂直堆叠在一起来实现持续的小型化。根据ITRS/IRDS 2024路线图，预计CFET架构将在1.5纳米技术节点左右进入大规模生产。尽管硅（Si）由于其已验证的载流子迁移率和与先进器件架构的兼容性而仍然是主要的通道材料选择，但为上层晶体管形成自对准的源/漏（S/D）区域仍然是一个主要的集成挑战。特别是，上层S/D的加工必须在严格的热预算和对准约束下进行，以避免破坏预先制造的下层器件，这推动了低温、空间选择性S/D形成技术的发展[6,8]。在CFET架构中，上层晶体管的源/漏形成相比底层器件面临额外的挑战[9]。由于底层器件已经制造完成，上层S/D的加工必须严格遵守热预算，以防止掺杂剂扩散、缺陷产生或底层通道和栅极堆叠的退化。此外，垂直集成几何结构对S/D的自对准和空间选择性提出了严格要求，以避免寄生耦合或与底层器件的意外重叠。相比之下，底层器件的S/D形成可以使用更常规的高温外延和激活工艺，因为其下方没有预先存在的器件[8]。虽然本研究专注于三栅极配置，但所提出的工艺流程完全兼容未来的GAA和CFET器件架构。

为了实现这一目标，需要一种能够在保持周围介质和通道层质量的同时进行选择性外延的制造技术[8]。引入锗（Ge）到S/D区域被广泛认为是提高晶体管性能的有效方法，特别是通过减少载流子有效质量来提高空穴迁移率[10][11]。此外，锗具有较高的固有载流子迁移率，并且与先进器件架构中的异质结构集成兼容[[12], [13], [14]]。然而，在垂直或半垂直侧壁上进行选择性外延会带来独特的材料和工艺挑战，包括与晶面相关的生长行为、横向和垂直生长模式之间的竞争，以及需要坚固的介质掩模来抑制意外的核化[15]。此外，为了与标准CMOS工艺流程兼容，外延方法必须能够精确控制晶体取向、晶面演变和界面突变，同时保持低热预算，以免损坏底层结构。选择锗作为源/漏材料是由于其较高的固有载流子迁移率及其与异质结构工程的兼容性，为先进纳米尺度器件架构中的传输优化提供了灵活性。虽然SiGe:B和Si:P在传统CMOS技术中得到广泛应用，但随着器件尺寸的持续缩小，锗为接触工程提供了一个有利的平台。值得注意的是，未来的CFET节点将需要进一步的工艺优化；然而，本研究关注的是选择性外延和集成的可行性，而不是最终的缩放极限[6,8]。在这项研究中，我们提出了一种与垂直堆叠器件架构概念对齐的制造策略。本工作的重点在于理解和优化横向外延生长行为，以在通道两侧形成结构良好的Ge S/D结构。这种方法为实现未来CFET技术所需的三维集成提供了一条实用路径，同时仍与现有的半导体制造基础设施兼容。

外延结构和器件制造

外延结构和器件制造

使用了由大约70纳米厚的顶层Si器件层、约145纳米厚的埋氧层（BOX）和Si处理晶片组成的绝缘体上硅（SOI）衬底，如图1所示。经过标准的RCA清洗以去除有机和金属污染物后，通过控制热氧化定义了顶层Si层的厚度，然后通过等离子体增强化学气相沉积（PECVD）在Si表面沉积了65纳米厚的SiO₂硬掩模。随后对Fin结构进行了图案化处理

结论

我们开发了一种选择性外延方法，能够在硅通道的垂直侧壁上直接生长结构良好的锗源和漏区域。通过使用低温LPCVD并控制与晶面相关的生长行为，我们仅在暴露的Si侧壁上沉积了锗，而不会在附近的SiO₂表面上产生核化。TEM和EDX分析显示了结构纯净的锗区域、定义明确的Si/Ge异质结构，以及由质量传输控制的横向扩展的S/D形状

CRediT作者贡献声明

Chun-Lin Chu：撰写 – 审稿与编辑，监督，项目管理。 Shu-Han Hsu：撰写 – 原稿撰写，项目管理，研究。 Linh Chi T. Cao：方法学研究。 Yu-Ming Huang：数据整理。 Guang-Li Luo：验证，研究。

利益冲突声明

作者声明他们没有已知的财务利益或个人关系可能影响本文报告的工作。

致谢

本研究得到了泰国科学研究与创新（TSRI）基础基金的支持，通过Thammasat大学，2025财年（FF68项目）。S.H. Hsu还感谢NRTC在S2战略下的支持，特别是P14项目，即开发半导体兼容的纳米图案化气体传感器阵列的N26旗舰项目。S.H. Hsu和L.C Cao也感谢集成科学与创新学院（ISI）和功能卓越中心的支持