《IEEE Journal of Solid-State Circuits》：Guest Editorial Introduction to the Special Section on the 2025 Symposium on VLSI Circuits
编辑推荐：
本期《IEEE Journal of Solid-State Circuits》特刊精选了在2025年JSAP/IEEE VLSI技术与电路研讨会上呈现的22篇杰出电路论文。这些研究旨在解决从6G通信、人工智能加速到量子计算控制等广泛领域中的核心挑战，涵盖了D波段相控阵、高能效数据转换器、先进传感器、高带宽互连及内存计算等关键技术，通过创新的电路架构与系统级优化，推动了VLSI技术在频率、带宽、能效和集成度等方面的边界，为未来计算与通信系统奠定了坚实基础。
在当今这个由数据驱动、万物互联的时代，我们对计算能力和通信带宽的需求正以前所未有的速度增长。从需要实时处理海量数据的人工智能（AI）模型，到要求超低延迟和极高可靠性的自动驾驶汽车，再到连接数十亿设备的物联网（IoT），其背后都离不开高度复杂、高效且精密的超大规模集成电路（VLSI）系统。然而，技术的进步始终伴随着挑战。如何将工作频率推向太赫兹（THz）波段以满足6G通信的极致带宽？如何在有限的芯片面积和功耗预算下，实现人工智能推理的实时计算？又该如何让传感器在极端环境下依然保持高精度和稳定性？这些难题如同横亘在信息产业发展道路上的崇山峻岭，亟待电路设计师们提出创新的解决方案。
每年一度的IEEE VLSI技术与电路研讨会，正是全球顶尖学者和工程师展示其最新突破、交流思想以攻克这些难题的核心舞台。2025年的研讨会以“培育VLSI花园：从创新种子到繁荣生长”为主题，在日本京都举行，汇集了来自世界各地的研究成果。本期《IEEE Journal of Solid-State Circuits》特刊，便是从该研讨会中精选出的22篇杰出电路论文的深化与扩展。这些论文不仅代表了当前VLSI设计的最前沿，更如同从“创新种子”中破土而出的茁壮新苗，指明了未来技术“繁荣生长”的多个关键方向。它们共同回答了如何通过跨器件、电路、架构和封装的紧密协同优化，来构建下一代高性能、高能效计算与通信系统的核心命题。
研究人员在开展这项系统性研究时，综合运用了多项关键技术方法。在电路架构层面，创新性地采用了注入锁定倍频移相器来简化D波段本振生成，并利用放大器末级出相技术和双本振链进行校准，以提升太赫兹相控阵的性能。在传感器领域，结合了像素级读出、阈值控制比较器和基于直方图的深度提取算法，以优化飞行时间（ToF）传感器的精度与数据量。数据转换器方面，则运用了子区间、级联时间交织噪声整形以及连续时间缩放等架构，以实现高精度、高能效的模数转换。系统集成上，广泛采用了三维集成、硅光子互连、片上网络以及内存计算等先进技术，以突破带宽和能效瓶颈。针对特定应用，如量子计算控制，开发了基于低温CMOS的多音微波信号选择器；针对神经调控，则设计了嵌入电流导向数模转换器的双向接口芯片。
面向未来无线通信的太赫兹与D波段电路
为应对6G通信对超高频谱和超大带宽的需求，来自东京科学大学等机构的研究者提出了两种创新方案。第一篇论文展示了一种用于6G用户设备的高度紧凑的封装天线（AiP）相控阵模块，工作于142–164 GHz的D波段。该设计采用注入锁定三倍频移相器，从根本上简化了D波段本振生成，并结合65纳米CMOS工艺中的其他技术，实现了高功率密度。集成了两个收发器芯片的AiP模块实现了25.7 dBm的有效全向辐射功率和56 Gb/s的吞吐量。第二篇论文报告了一个65纳米CMOS 300 GHz波段的放大器末级出相相控阵发射机，它集成了用于相位校准和单元相位设置的双亚太赫兹本振链，以及用于幅度校准的射频出相放大器。校准后，其误差矢量幅度改善了3.3 dB，支持52 Gb/s的16QAM调制，在246 GHz下达到8.9 dBm的峰值有效全向辐射功率。这些贡献展示了推动未来无线通信应用在操作频率、带宽和能效方面边界的创新电路架构和校准方法。
传感器、成像器与MEMS接口电路的进展
在感知物理世界方面，多篇论文展示了显著进步。索尼半导体解决方案等公司合作提出了一种用于汽车激光雷达的堆叠式单光子雪崩二极管直接飞行时间深度传感器。它采用像素读出和阈值控制比较器，以实现跨工艺、电压、温度的稳定死区时间，并结合3 GHz等效时间采样来提高深度精度。基于直方图的深度提取将数据量减少了约98%，实现了每秒2500万点、20帧/秒、0.05°角分辨率、最远300米探测的性能。三星电子的论文报告了一款拥有世界最小2.988微米像素间距的300万像素三层堆叠数字像素传感器，在全局快门模式下实现了1.16 erms的时域噪声和123 dB的高动态范围。其像素并行模数转换器具有极窄的噪声带宽，结合分离式光电二极管和斩波技术，缓解了LED闪烁，为移动、汽车和机器视觉提供了高性能成像。此外，慕尼黑工业大学与英飞凌科技合作，描述了一种基于双极串并联电荷泵的全集成开关电容MEMS驱动器，可生成正/负单端输出电压并实现能量回收，避免了无功功率的耗散。它能产生1.8–41.1 Vpp、450 kHz的波形，并实现了高达16.3倍的功率降低因子，与单极性设计相比，其峰峰值电压和功率降低因子几乎翻倍。
支持高性能计算的高带宽互连方案
为满足现代计算和AI/ML工作负载对带宽和能效的苛刻要求，高性能互连电路至关重要。Celestial AI和卡尔顿大学的研究者分享了一种用于基于小芯片的光学I/O的混合三维集成硅光子收发器，在实现超过600 Gb/s/mm2的带宽密度的同时，提供了56 Gb/s的带宽。针对2.5D和3D互连，英伟达的论文提出了一种采用标准自适应数字时钟和电压供应的自定时芯片到芯片链路，每引脚实现8 Gb/s，在0.7 V电压下带宽密度达到44 Tb/s/mm2。另一篇来自IDLab和imec的论文展示了一款5纳米FinFET CMOS工艺中的7位有线数模转换器，支持150 GSamples/s的采样率，并演示了不归零码、PAM-4和PAM-6调制格式的眼图。
高能效数据转换器的创新设计
数据转换器是连接模拟与数字世界的桥梁，其性能直接影响系统整体能效。东京大学提出了一种14位、560 MSamples/s的子区间模数转换器，采用具有多阈值比较器的放大器切换架构，以降低硬件复杂性和提高功率效率。密歇根大学等机构的研究者则提出了一种级联时间交织噪声整形逐次逼近寄存器模数转换器，实验证明其比传统的时间交织噪声整形逐次逼近寄存器模数转换器更稳健、高效。延世大学的论文展示了一种连续时间缩放模数转换器，它采用噪声整形粗模数转换器和级间低通滤波器，仅通过一个本质线性的1.5位数模转换器就实现了6位线性的“缩放”视图，其 Schreier 信噪失真比/动态范围优值分别达到179.2/180.7 dB。
频率生成与时钟电路的性能突破
稳定的时钟信号是高速电路系统的“心脏”。都柏林大学学院介绍了一种差分注入锁定时钟乘法器，通过紧凑的基于折叠电感的磁通抵消技术，实现了超宽频率调谐范围和低抖动。麻省理工学院的研究者提出了一种工作在毫米波波段的60 GHz分数-N级联锁相环，包含第一级分数-N参考采样锁相环和第二级亚采样锁相环，在28纳米CMOS工艺中实现了-250.2 dB的抖动优值。华中科技大学的论文则针对毫米波波段，提出并分析了一种带有磁互阻的串联谐振压控振荡器，在10 MHz频偏处实现了207.2 dBc/Hz的振幅优值。
功率管理与内存电路的能效提升
澳门大学的研究提出了一种用于市电供电物联网应用的低压CMOS开关电容交流-直流转换器。它采用具有细粒度预整流调节的单级串联电容架构，避免了高压直流电容器或高压直流-直流级。动态飞跨电容/输出电容的重新分配和主动源分离技术提高了电容利用率并抑制了输出纹波，在85–230 Vrms通用交流市电输入、9.11 mW输出功率下，实现了90%的峰值效率和85.6%的效率。在静态随机存储器方面，台积电的研究者引入了扩展双轨架构，用于3纳米FinFET高密度6晶体管静态随机存储器宏单元，通过让大部分外围电路在较低电压的逻辑电源下工作来提升能效。该架构结合其他设计技术，使平均存取能量相较于传统设计降低了36%。
面向新兴工作负载的计算与系统级电路
为应对快速傅里叶变换、同时定位与建图等复杂算法的计算需求，密歇根大学和浦项科技大学报告了一个256点快速傅里叶变换处理器，它使用一种模拟浮点乘累加单元，其中尾数以脉宽表示，并带有4位指数和精度辅助电路。该处理器在22纳米CMOS工艺中实现，在1.53–1.94 GS/s采样率下达到0.71–1.13 nJ/FFT的能效，最坏情况信噪比为31.37 dB。加州大学伯克利分校的论文提出了MAVERIC，一个16 mm2的英特尔16系统级芯片，结合了四个CPU核心和13个加速器，可在芯片上运行深度估计和完整的包含回环检测的同时定位与建图，以支持机器人三维重建。它采用生成器驱动的设计流程和多层网状片上网络，峰值性能达1 GHz、8 TOPS/W，在10 mJ/帧下实现72帧/秒。台积电的一篇论文展示了在3纳米FinFET工艺中实现的数字内存内计算编译器，针对INT8和FP16数据格式分别展示了优异的能效和面积效率。另一项由HyperAccel与KAIST合作的研究报告了Adelia，一个4纳米大语言模型推理加速器，它通过参数路径互连多播权重/键值缓存，以及一个精简指令集控制器实现双模式并行，在Phi-3-mini和LLaMA-30B模型上分别实现了512.6 tokens/s和65.72 tokens/s的推理速度。
新兴与跨学科应用领域的探索
研究也延伸至量子计算和神经工程等前沿领域。日本产业技术综合研究所针对量子计算控制，提出了一种采用两个注入锁定振荡器的低温CMOS信号选择器，能从多音微波输入中提取目标音调，使得振荡器得以从低温 fridge 中移除，并将信号生成功耗降低约30倍。其频率倍增信号选择器变体进一步降低了本振-射频泄漏；直接转换量子比特控制器显示出功耗降低80%、本振-射频泄漏减少20 dB的性能。代尔夫特理工大学的研究者则提出了一款双向神经调控小芯片，包含一个64通道神经模拟前端和一个4通道电流刺激器，并引入了一种新型嵌入式电流导向数模转换器，以解决传统电流导向数模转换器的关键局限性。
综上所述，本期特刊汇集的研究成果，从基础电路单元到复杂系统集成，全面展现了VLSI设计领域为应对6G通信、人工智能、自动驾驶、物联网和量子计算等前沿应用挑战所取得的最新进展。这些工作不仅在具体性能指标上实现了突破，如将工作频率推至300 GHz、实现123 dB的超高动态范围成像、达到-250.2 dB的锁相环抖动优值等，更在方法论上体现了通过架构创新、跨层次协同设计和先进封装集成来系统化提升能效、带宽和集成度的设计哲学。特别值得指出的是，许多研究都强调了校准技术、补偿电路和可重构架构的重要性，以应对工艺偏差和环境变化，确保芯片在实际应用中的鲁棒性。这些创新不仅为下一代通信和计算系统提供了关键使能技术，也为生物医学、神经科学和量子信息处理等交叉学科的发展注入了新的硬件动力。2026年的VLSI研讨会将以“通过VLSI创新推进人工智能前沿”为主题，在夏威夷檀香山举行，预示着VLSI技术与人工智能的融合将开启一个更具活力的创新周期，持续推动信息技术的边界向前拓展。
