一款1-GS/s、12位流水线式SAR ADC，采用抖动技术对28纳米CMOS工艺中的级间增益和比较器偏移进行背景校准

《IEEE Transactions on Circuits and Systems I: Regular Papers》：A 1-GS/s 12-bit Pipelined-SAR ADC With Dither-Based Background Calibration of Interstage Gain and Comparator Offset in 28-nm CMOS

流水线SAR ADC设计采用开环放大器和交替比较器结构，在28nm CMOS工艺下实现1GS/s采样率。提出基于dither的背景校准方案消除增益和偏移误差，无需额外硬件且无时序惩罚。校准利用子ADC进行干扰抵消，加速增益误差校准周期至10^6次以下。实测SNDR 60.1dB，SFDR 75.7dB，功耗14.72mW，FoM达165.4dB。

　　

摘要：

本文介绍了一种基于28纳米CMOS工艺的12位、两阶段、1GS/s流水线SAR ADC（Successive Approximation Register Analog-to-Digital Converter）。该设计采用了开环放大器和交替比较器SAR ADC结构，以提高速度和功耗效率。提出了一种基于抖动的背景校准方案，能够在最小硬件开销和无需额外时间代价的情况下减轻增益和偏移误差。增益误差校准利用子ADC来解析额外比特以消除干扰，从而实现快速收敛；偏移校准则根据最低有效位（LSB）分布直接调整交替比较器之间的相对偏移量。该原型在奈奎斯特输入条件下，实现了60.1 dB的信噪比（SNDR）和75.7 dB的无杂散动态范围（SFDR）。通过干扰消除技术，增益校准的收敛时间从周期缩短至周期。该ADC在1V电源电压下功耗为14.72 mW。相应的Schreier和Walden性能指标（FoM）分别为165.4 dB和17.8 fJ/转换步长。

引言

便携式无线通信设备的广泛应用对高分辨率模数转换器（ADC）的功耗效率和采样率提出了严格要求。流水线SAR ADC通过结合SAR ADC的功耗效率和流水线ADC的高速度，提供了一种有前景的解决方案[1]、[2]、[3]、[4]、[5]、[6]、[7]、[8]、[9]。然而，其性能受到两个关键瓶颈的制约：串行SAR转换的速度有限，以及残差放大的精度要求极高。