CMOS技术中的射频/毫米波频率倍增器 Manfredi Caruso, Andrea Ballo, Minoo Eghtesadi 和 Egidio Ragonese

《Journal of Low Power Electronics and Applications》：RF/mm-Wave Frequency Doublers in CMOS Technology Manfredi Caruso, Andrea Ballo, Minoo Eghtesadi and Egidio Ragonese

　　**摘要**
本文全面分析了用于高效生成毫米波（mm-wave）信号的主动倍频器架构。通过解释每种拓扑结构的运作原理，基于转换增益、功率效率和频谱纯净度等关键性能指标，对这些架构进行了详细的比较。回顾了从标准推推式（PP）倍频器到其高效演进版本——互补推推式（CPP）倍频器等多种拓扑结构。此外，本文还重点关注了更先进和最新的拓扑结构，包括互补共栅电容交叉耦合（CCGCCC）倍频器。最后，本文提出并评估了CCGCCC倍频器的改进版本，为毫米波频率倍增技术的现状和未来发展方向提供了见解。

**1. 引言**
无线通信和雷达感知应用中对更高数据传输速率的持续需求推动了毫米波频段的采用。然而，在现代低电压CMOS技术中，直接生成稳定且低噪声的本振（LO）信号存在显著挑战[1,2]。高频电压控制振荡器（VCO）的性能常常受到寄生电容的影响，这严重降低了其调谐范围和相位噪声[1,3,4]。为克服这些限制，一种广泛采用的有效架构方法是先使用低频VCO，再通过频率倍增模块（例如2倍或4倍）进行倍频。这种“生成-倍频”技术在成本、功耗和信号质量方面表现出很高的效率，通常在相位噪声性能上优于直接生成毫米波的方法[5,6]。因此，频率倍增器已成为现代毫米波收发器设计中的基本构建块。

频率倍增器可以通过被动[7]或主动[8,9]架构实现。虽然被动设计通常更简单，但在转换增益和输出功率至关重要的情况下，通常更倾向于使用主动倍增器，因为两种方法在低供电电压下都可能面临转换效率低的问题。近年来，文献中提出了许多创新的主动倍频器拓扑结构，每种结构都在增益、功耗、面积和操作带宽之间提供了不同的权衡。主动倍频器的基本架构是经典的推推式（PP）拓扑。为了提升性能，引入了诸如互补推推式（CPP）拓扑等变体，通过直流电流的重复利用来提高转换增益和节省功耗[8,9]。对于更高的倍频因子（如4倍），常见的方法是级联两个倍频器阶段[10,11,12]。不幸的是，级联倍频器会受到额外硅面积和由于互连或耦合变压器导致的信号损耗的影响[13,14]。许多CMOS倍频器设计的一个共同缺点是效率低下以及需要来自前置VCO的高电压输入驱动[15]。

本文概述了CMOS技术中的先进主动倍频器拓扑结构，对各种电路架构进行了分类和分析，重点讨论了克服毫米波频率生成固有挑战的主要技术，并比较了关键性能指标，以清晰呈现当前的技术格局。

本文的结构如下：第2节回顾了频率倍增的基本原理，并定义了公平性能评估的关键指标；第3节描述了最先进的CMOS倍频器，并提出了一种全新的拓扑结构；第4节使用28纳米体CMOS技术对这些倍频器进行了对比分析，旨在突出每种拓扑的优缺点；第5节总结了关键趋势并强调了主要比较结果。

**2. 频率倍增器性能评估的关键指标**
频率倍增的基本原理基于对晶体管非线性的适当应用。在线性系统中，所有电流和电压信号具有相同的频率成分。要生成新的频率，电路必须具有非线性传输函数。当将纯正弦输入信号施加到这种电路时，非线性特性会扭曲波形，从而产生一系列输入频率的整数倍频分量。因此，倍频器设计的核心在于利用其组件的非线性行为（如CMOS晶体管的跨导）来高效生成所需的谐波。频率选择网络（通常是谐振回路或带通滤波器）在频率生成阶段之后，提取所需的频调（例如倍频器的二次谐波），同时抑制原始基频和其他不需要的频谱成分。评估倍频器效果的最重要参数是转换增益（CG）。该指标量化了所需输出频率下的射频（RF）功率（或电压）与输入端提供的RF功率（或电压）之间的比率。对于包含放大器的主动倍频器，这一比率接近于1，并以分贝（dB）表示为增益。相比之下，被动倍频器的功率损耗较大。此外，特别是在功率受限的应用中，能效至关重要，它通过功率效率（η）来衡量，该指标将输出生成的RF功率与电路消耗的DC功率相关联，同时考虑了输入驱动功率。另一个同样重要的因素是输出信号的“质量”。理想的倍频器应在目标频率产生一个单一、纯净的频调。实际上，输入信号的残余成分和其他不需要的谐波仍然存在于输出端。用于评估这种频谱纯净度的关键参数是频率二次抑制比（F2rej）。该指标具体量化了相对于所需二次谐波功率而言，对显著不需要的谐波（如基频（fin）或三次谐波（3fin）的抑制程度。F2rej以dBc（相对于载波的分贝）表示，直接反映了电路的频谱完整性。信号质量还由其噪声性能定义。倍频过程本质上会使输入信号的相位噪声增加20·?·lg10·N倍，其中N是倍频因子。倍频器的任何其他噪声源都会叠加在这个理论最低相位噪声之上。最后，倍频器的实际实用性由其频率带宽定义。这指的是电路能够在指定范围内保持其性能的输入频率范围，例如将其转换增益保持在3dB的变化范围内。宽操作带宽对于宽带系统至关重要，但这主要取决于所使用的滤波网络类型（即作为谐振负载的LC网络），本文主要关注电路拓扑的回顾，因此不会对此进行详细分析。由于输入和输出匹配网络不在本次频率倍频器比较的范围内，严格依赖于它们实现的操作带宽不会作为评估指标。上述所有指标为分析、比较和设计现代高频应用的频率倍增器提供了一个全面的框架。

**3. CMOS频率倍频器拓扑**
已经开发了几种主动频率倍频器架构以实现高效的毫米波信号生成。这些架构通过其运作原理和转换增益、功率效率、频谱纯净度等关键指标进行了描述和比较。本文重点讨论了最常用和最具创新的倍频器拓扑，具体包括标准PP倍频器、其高效演进版本CPP倍频器，以及本文提出的改进版本的 complementary common gate capacitive cross-coupled（CCG）倍频器。

**3.1. 标准推推式（PP）倍频器**
标准推推式倍频器的示意图如图1b所示。它是频率倍频器设计的基石架构[14]。其运作依赖于一个差分级，通常基于NMOS器件。施加到栅极的输入信号相位相差180度（Vin+和Vin-），但两个晶体管的漏极连接到一个共同的输出节点。通常利用变压器耦合将倍频器与VCO连接起来，而中心抽头则易于为PP晶体管对提供偏置电压VBias，如图1a所示。

在操作过程中，每个晶体管仅在输入周期的一半时间内导通。得益于适当的偏置和差分驱动，晶体管在输入波形的交替半周期内导通。因此，漏极电流包含输入频率的丰富谐波成分[16,17]。在共同输出节点，两个分支的基频成分和所有奇次谐波相互抵消。相反，偶次谐波（包括所需的二次谐波2fin）同相并叠加在一起。这种基频的固有抵消提供了出色的频谱纯净度，无需复杂的滤波，这是一个显著的优势。然而，标准推推式拓扑也有一些缺点。其转换增益受到限制，因为它严重依赖于晶体管的跨导。更明显的缺点是功率效率低，这是由于缺乏电流共享机制。PP倍频器的频率带宽主要由其负载ZL决定，通常通过谐振LC网络实现，该网络必须仔细设计以在2fin处产生高阻抗，同时抑制其他谐波。该电路的核心是NMOS晶体管，其行为首先使用一个简单有效的分段线性模型来近似[2a]。该模型将晶体管视为电压控制开关。在某个阈值电压Vth以下，晶体管处于“关断”状态，没有电流流动；一旦栅源电压VGS超过该阈值，晶体管“导通”，漏极电流idn开始随栅极电压线性增加[9]。

在其活跃（饱和）区域，这种关系由以下公式表示：
idn = {0 if VGS < Vth; (1 - μ)(VGS - Vth) / μ if VGS > Vth}
其中μ表示晶体管的跨导，该参数反映了输入电压转换为输出电流的效率。项(VGS - Vth)表示晶体管栅极的总电压，包括交流输入信号(Vsin)和直流偏置电压(Vg)。因此，当施加正弦交流信号(Vsin = A cos(ωt)时，晶体管仅在总栅极电压足够高以超过阈值Vth时才导通。这个活动周期由导通角θ定义：
θ = arccos(VGS - Vth)
图1b所示的完整电路采用了一对互补工作的晶体管，一个晶体管处理输入信号的正相，另一个处理负相。这种配置产生了两个电流脉冲流(idn1和idn2)，它们相位相差180度。总输出电流itn仅仅是这两个流的总和：itn = idn1 + idn2。这种组合在图2b中可视化，显示了如何填补间隙，从而在输入周期的两个半周期内产生脉动电流。这就是全波整流的定义。最终得到的波形itn是周期性的，但远非简单的正弦波。为了理解其频率成分，可以使用傅里叶级数（3）：$$\mathbb{I}_T^{n}(t) = \mathbb{G}_m \cdot \mathbf{A} \left[ \alpha_0 + \infty \sum_{k=1} \left[ \alpha_k \cdot \cos(k\omega_{\mathbb{i}}\cdot \mathbf{n}t \right] \right]$$ （3）其中 $$\alpha_0 = 2\pi \left[ \sin(\theta_2) - \sin(\theta_2) \right]$$ （4）$$\alpha_k = 2\pi \left\{ \frac{s_i n((k+1)\theta_2 + s_i n((k-1)\theta_2) - 2k\cos(\theta_2)\sin(\theta_2)} \right\}$$ （5）方程（3）将复杂的电流波形分解为其基本组成部分：一个直流分量（$\alpha_0$），它代表电路产生的直流功率，并直接取决于导通角$\theta$；以及一系列在输入角频率$\omega_{\mathbb{i}}\cdot \mathbf{n}$的偶数整数倍处的余弦波（谐波）。系数$\alpha_k$（其中$k$为偶数整数）决定了每个谐波的强度。最重要的发现是基频分量（$k=1$）和所有其他奇数谐波（$k=3, 5, 7, \ldots$）都被完全抵消了。这是平衡全波整流器的关键特性，因为它从输出中移除了原始输入频率。输出中仅剩下偶数谐波。其中最显著的是二次谐波（$k=2$），其幅度$\alpha_2$由（5）给出。还存在更高阶的偶数谐波（$k=4, 6, \ldots$），但它们的幅度迅速减小，通常可以通过电路输出端的简单低通（LC）滤波器去除。

总结来说，分析展示了这种基于晶体管的电路如何将纯交流正弦波输入转换为多方面的输出电流。通过利用全波整流拓扑结构，该电路有效地抑制了原始输入频率，并生成了输入角频率两倍的强二次谐波分量（$2\omega_{\mathbb{i}}\cdot \mathbf{n}$），使电路成为一个高效的频率倍频器。

3.2. 互补推推（CPP）倍频器
图3a所示的互补推推倍频器是为了解决标准拓扑的效率限制而引入的。它在PP单元[9,18]的基础上增加了一个第二级互补倍频器。实际上，该结构由一个标准的NMOS基推推倍频器和一个堆叠在其上的PMOS推推倍频器组成。这种安排允许NMOS和PMOS阶段共享相同的直流电流路径。这种称为电流重用的节能技术是该拓扑高性能的关键。差分输入信号驱动NMOS和PMOS对，使它们同相地产生二次谐波。差分输入信号 applied 到两个晶体管的栅极。谐波产生的原理保持不变：NMOS和PMOS器件在输入信号的相反相位导通，它们的输出被合并。在漏极节点，偶数谐波相加得到增强效果，而基频和奇数谐波相互抵消。这里的关键优势是倍频器的功率效率显著提高。图3. CMOS频率倍频器拓扑结构：(a) 互补推推（CPP）倍频器；(b) 互补公共栅电容交叉耦合（CCGCCC）倍频器。具体来说，通过重用直流偏置和电流，互补拓扑可以在相同的直流电流下产生几乎是标准PP设计两倍的输出电压摆幅，从而显著提高整体功率效率。这种效率的提升通常也转化为更高的转换增益。因此，这种拓扑非常适合电池寿命至关重要的低功耗应用[8,9]。在频谱纯度方面，它保留了推推配置的优异的基频抑制特性。

主要的trade-off是设计复杂性的增加，因为必须仔细调整NMOS和PMOS器件的尺寸和偏置以确保对称运行，这可能由于迁移率和阈值电压的差异而具有挑战性。频率带宽在很大程度上仍取决于输出匹配网络。

3.3. 互补公共栅电容交叉耦合（CCGCCC）倍频器
一种更新、更先进的架构是互补公共栅电容交叉耦合（CCGCCC）倍频器[18]，其简化原理图如图3b所示。这种拓扑也采用了互补NMOS/PMOS对进行电流重用，但它显著重新配置了输入阶段。它使用公共栅（CG）结构，而不是公共源（CS）配置。输入信号应用到源端子上，栅极通过电容耦合并在特定的直流电压下偏置。“交叉耦合”是通过将一个晶体管的源极连接到另一个晶体管的栅极来实现的[18,19]。这种配置提供了几个明显的优势。CG输入提供了低输入阻抗，可以简化输入匹配过程。电容交叉耦合创造了一种机制，使有效输入电压提高两倍，从而提高了晶体管的有效二次谐波跨导（$\alpha_2$）。这种$\alpha_2$增强效应即使在较低的输入驱动水平和较低的直流功耗下，也能带来比先前拓扑更高的转换增益。因此，CCGCCC倍频器的功率效率异常高，使其成为高性能、低功耗毫米波系统的首选方案。互补结构确保了强烈的基频和奇数谐波抑制，从而实现了优异的频谱纯度。这种拓扑的主要挑战在于管理芯片面积，因为存在两个不同的谐振网络，而不是一个。

为了更好地理解CCGCCC架构[18]，对电路行为的简化分析是有用的。让我们考虑互补倍频器的NMOS侧，包括用于单端到差分转换和输入匹配的输入平衡器（L1–L2），如图4a所示。为了最大化二次谐波的产生，从而提高转换增益，晶体管在适度的反相区域偏置，栅源电压$\mathbb{V}_s$接近阈值电压$Vth$：$$\mathbf{I}_o\mathbf{u}\mathbf{t} = \mathbf{I}_D\mathbf{C} + \mathbb{G}_m \cdot \mathbb{V}_s + \sum_{k=1} \alpha_k \cdot \alpha_2 \cdot \alpha_2 \cdot \mathbb{s} + \ldots$$ （6）$$\alpha_2 = \frac{12\mu\nu\mathbf{C}_\omega_\omega_x\mathbf{x}\mathbf{W}_{11+\theta(\mathbb{V}_s - Vth)}^{3}$$ （7）其中$\mathbf{C}_\omega_x$, $\mu\nu$, 和$\mathbf{W}_{11}$分别是单位面积的氧化物电容、电子迁移率和晶体管形状因子。图4. (a) 频率倍频器的NMOS侧电路图；(b) 半电路模型的交叉耦合频率倍频器。图4b中的简化半电路模型可用于评估输入阻抗和转换增益。输入阻抗$\mathbb{Z}_{\mathbb{i}}\cdot \mathbf{n}$可以使用导纳（$\mathbb{Y}$）和阻抗（$\mathbb{Z}$）矩阵参数来分析。在耦合和交叉耦合电容远大于固有栅源电容（$\mathbb{C}_s$，即$\mathbb{C}_C > \mathbb{C}_C\mathbb{C} >> \mathbb{C}_s$）的简化条件下，并考虑到$\mathbb{C}_s$上的米勒效应（增加了总输入电容），输入导纳$\mathbb{Y}_{11}$可以计算为：$$\mathbb{Y}_{11} \approx \mathbb{G}_m + 2j\omega_{\mathbb{i}}\cdot (2\mathbb{C}_s) + \frac{1}{j\omega_{\mathbb{L}}\mathbb{T}_{\mathbb{i}}\cdot \mathbf{n}} \approx \mathbb{G}_m @ \omega_{\mathbb{R}}\mathbb{e}$$ （8）其中$\mathbb{L}_{\mathbb{i}}$是输入平衡器的电感，$\omega_{\mathbb{R}}\mathbb{e}$是输入网络的角共振频率。因此，$\mathbb{Z}_{\mathbb{i}}\cdot \mathbf{n}$简单地是$\mathbb{Y}_{11}$的倒数：$$\mathbb{Z}_{\mathbb{i}}\cdot \mathbf{n} = \frac{1}{\mathbb{Y}_{11}} \approx \mathbb{G}_m @ \omega_{\mathbb{R}}\mathbb{e}$$ （9）参考完整的NMOS侧原理图，基频消除机制对电路的频谱纯度至关重要。由于交叉耦合的差分性质，晶体管对的栅源电压具有相反的极性（即$\mathbb{V}_s^1 = -\mathbb{V}_s^2$）。这确保了基频处的一阶跨导分量在输出节点相互抵消。相反，由$\alpha_2$产生的二次谐波分量同相相加，使其总贡献加倍。传递到负载的总体电流$\mathbb{I}_L$是$\mathbb{I}_D^1$和$\mathbb{I}_D^2$的总和，如图4a所示：$$\mathbb{I}_L = 2\mathbf{I}_D\mathbf{C} + 8\alpha_2\cdot \lambda_2(\mathbf{C}_{\mathbf{n}}^2 + \ldots$$ （10）其中$\lambda_2$表示输入节点处的电压分配系数，定义为：$$\lambda_2 = \frac{11+\mathbb{Y}_{\mathbb{i}}\cdot (\mathbf{R}_s\mathbf{u}\mathbf{c}\mathbf{e})$$ （11）使用这个框架，可以计算NMOS侧倍频器（CG2×N）对于输入信号$\mathbb{V}_{\mathbb{i}}\cdot \mathbf{n} = \alpha \cdot \mathbf{A}\mathbf{s}\omega$的转换增益。二次谐波输出电压$\mathbb{V}_\omega\mathbf{u}\mathbf{t}^2$和功率$\mathbb{P}\mathbb{u}\mathbf{t}^2$由下式给出：$$\mathbb{V}_\omega\mathbf{u}\mathbf{t}^2 = 4\alpha_2\cdot \mathbb{N}\cdot \lambda_2\cdot \mathbb{Z}_{\mathbf{L}}\mathbf{A}^2$$ （12）$$\mathbb{P}\mathbb{u}\mathbf{t}^2 = 12|\mathbb{V}_\omega\mathbf{u}\mathbf{t}^2|^2\mathbb{R}\{\mathbb{Z}_{\mathbf{L}} = 8(\alpha_2\cdot \mathbb{N}\cdot \lambda_2\cdot \mathbb{Z}_{\mathbf{L}}\mathbf{A}^2\mathbb{R}\{\mathbb{Z}_{\mathbf{L}}$$ （13）最后，通过结合NMOS和PMOS阶段的贡献，可以找到完整互补倍频器的电压转换增益，这进一步将CPP架构的整体增益提高了四倍：$$\omega_2 = \omega_2 \cdot \mathbb{G}_m + \omega_2 \cdot \mathbb{P} = 4(\alpha_2\cdot \mathbb{N} + \alpha_2 \cdot \mathbb{P})\cdot \lambda_2\cdot \mathbb{Z}_{\mathbf{L}}$$ （14）尽管这种架构在性能方面经过了高度优化，但其主要设计挑战在于总硅面积。实际上，实现需要两个独立的电感器，每个电感的电感值为$ZL/2$，这本质上导致了比单个$ZL$电感更大的布局复杂性和硅消耗。这种效应在CMOS和BiCMOS技术中尤为明显，因为集成电感器不限于金属螺旋。为了正确运行，不会通过噪声耦合或衬底寄生效应降低周围电路的性能，每个电感器都必须由专用的保护环和布局设计规则检查（DRC）规定的禁区包围，以确保可靠性和隔离[9]。当使用两个电感器时，这些包含结构实际上被复制了，必须在它们之间遵守额外的最小间距要求，进一步增加了所占面积。此外，每个公共栅晶体管对都需要自己的谐振负载（即$ZL/2$）。这与CPP拓扑形成对比，后者依赖于单个电感器，因此可以实现更加紧凑的布局。

3.4. 互补交叉耦合公共栅（CCCG）倍频器
这里提出了互补交叉耦合公共栅拓扑，以克服CCGCCC倍频器的缺点。一个简单而有效的输入源到倍频器射频耦合/偏置网络使用了三线圈变压器，如图5a所示。CCCG的简化原理图如图5b所示。它利用了第3.3节中描述的相同频率倍频机制[18,19]，但只采用了一个谐振负载，从而减少了所需的硅面积[20]，具体将在下文中解释。为了互补地利用交叉耦合公共栅的机制，需要用两种不同的电压偏置输入信号$\mathbb{V}_{\mathbb{i}}$：NMOS晶体管的接地电压和PMOS晶体管的电源电压$\mathbb{V}_D\mathbf{D}$[18]。这是通过使用图5a中的三绕组输入平衡器实现的。Winding LOSC_1构成了振荡器谐振LC谐振 tank 的关键部分，使得能够在目标频率生成信号。Winding Lmult_2和Lmult_3分别专用于PMOS和NMOS侧的偏置和阻抗匹配。CCCG的分析与CCGCCC倍频器类似，因此这里不再重复以避免不必要的冗余。

就硅面积而言，CCG倍频器比CCGCC倍频器更高效，因为它只使用了一个谐振负载（即图5中的$ZL$），因此只有一个电感器，而不是两个谐振负载（即图3中的$ZL/2$，因此两个电感器）。可以使用著名的modified Wheeler公式[21]轻松证明面积优势，比较单圈电感器（例如150 pH）与两个单圈电感器（例如每个75 pH）所需的硅面积。对于CCG倍频器，计算出的整体硅面积减少了大约20%。此外，纳米级CMOS技术需要在电感器线圈周围设置禁区和保护环结构[22,23,24]，这会引入显著的面积开销。对于75 pH的电感器，这可能占总体面积的70%。显然，采用双电感器拓扑的CCG倍频器被双倍惩罚了。最后，集成单个电感负载简化了布线，最小化了电容寄生效应，提高了自谐振频率（SRF），并改善了品质因数。

值得注意的是，尽管采用了三绕组拓扑，所采用的平衡器所占的面积几乎与传统两圈变压器或在驱动倍频器的振荡器块中所需的单个电感器相同[16]。因此，这种方法最大化了硅面积效率，使其能够在与标准PP或CPP倍频器相当的芯片尺寸内保留先前讨论的拓扑的优势，如电流重用和转换增益提升。

4. 频率倍频器的性能比较
已经进行了之前讨论的频率倍频器的性能比较，旨在突出每种拓扑的优缺点。比较中使用了TSMC提供的28纳米体CMOS技术。该技术具有9层后端线（BEOL），带有3.5微米超厚金属（M9）顶层和2.8微米的厚铝盖层（AP）。厚顶层金属适用于实现高质量的毫米波电感组件。此外，所采用的CMOS工艺提供了低电压阈值（LVT）0.9 V的CMOS晶体管，非常适合低功耗/高频率操作。第3节中介绍的拓扑结构被用来设计四种不同的30至60 GHz频率倍增器，在相同的技术和电气条件下进行了逐项比较。比较集中在四个关键性能指标上：转换增益、功耗、能效和二次谐波抑制，这些指标是根据30 GHz时的输入电压幅度来评估的。为了确保对所比较的频率倍增器进行公平和一致的评估，主要设计参数已经设定，如表1所示。关于输出网络，共振负载ZL是通过一个150 pH的电感器集总模型实现的，该电感器在60 GHz时的品质因数Q高达15，从而产生等效负载阻抗ZL = ??QL ≈ 850 ?。作为参考，同一CMOS工艺实现的集成变压器的初级线圈电感约为150 pH，其在60 GHz时的Q值大于20 [25]。使用等效的集成电感器模型而不是实际组件是一个刻意的选择，旨在保持公平的、以架构为中心的比较。通过最小化布局依赖的寄生效应，分析仍然聚焦于所提出的频率倍增器拓扑的内在效率、谐波生成和可扩展性。最后，值得注意的是，本研究仅关注倍增器核心的分析，而没有考虑输入匹配网络。实际上，由于每种架构本质上都具有不同的输入阻抗，因此需要特定于拓扑的匹配网络，这会增加外部设计变量，如阻抗依赖的损失，并可能掩盖倍增器核心的内在性能。表1. 用于频率倍增器比较的设计参数。对这四种频率倍增器拓扑的实际性能比较提供了主要设计权衡的清晰图景。倍增器分析的主要结果总结在图6中，作为输入电压（即30 GHz时的峰值电压）的函数。就转换增益而言，如图6a所示，CCCGCCC和CCCG拓扑无疑是领导者，它们采用了高效的机制来提高跨导。实际上，标准的PP和CPP变体实现了较低的转换增益值。就功耗而言，参考图6b，CPP在整个输入电压范围内表现出最低的值。然而，功耗本身是一个不完整和不全面的指标。为了真正展示一个拓扑的优越性，必须将其功耗与产生的输出功率联系起来。因此，最全面和有意义的指标是能效（??），如图6c所示。在考虑能效时，CCCGCCC和CCCG倍增器拓扑通常更胜一筹，因为交叉耦合机制提供了一种将直流功率转换为射频输出的高效方法。CPP也表现出良好的效率，通常优于标准的PP。图6. 频率倍增器比较，作为30 GHz时峰值输入电压VIN的函数：(a) 转换增益；(b) 功耗；(c) 能效（η）；(d) F2rej。图6d显示了2次谐波抑制F2rej作为输入电压的函数，其中较高的值对应于更好的抑制效果（即相对于60 GHz抑制30 GHz或90 GHz）。总体而言，所有拓扑都表现出随着输入电压的增加而单调减少的抑制效果，这是预期的，因为设备逐渐进入更深的非线性区域。CPP拓扑（黑色虚线曲线）表现出独特的行为：它在大约100 mV时达到最高的抑制效果，峰值约为90 dBc，但其性能在较高输入电压下迅速下降。PP倍增器（黑色实线曲线）表现出最稳健和可预测的行为，在宽输入电压范围内保持相对稳定的抑制效果，并在输入电压超过大约400 mV时优于其他架构。CCGGCCC（绿色曲线）和CCCG（红色曲线）表现出非常相似的趋势，并在整个电压范围内紧密跟踪。因此，拓扑的选择取决于应用：当需要在狭窄的输入电压窗口内实现非常高的二次谐波抑制时，应选择CPP；而对于宽带操作和较高输入电压水平，PP是最可靠的解决方案。图7显示了相位噪声性能的比较。这与谐波抑制结果的意义几乎相反，因为y轴上的较低值现在代表更好的性能。CCGGCCC拓扑（绿色曲线）是赢家，在整个频率偏移范围内表现出最低的相位噪声，使其成为最干净的信号源。另一种常见的门极设计（CCCG，黑色曲线）是第二好的性能者，而CPP（红色曲线）排在第三位。值得注意的是，标准的PP（蓝色曲线），虽然在谐波抑制方面是一个强有力的竞争者，但在相位噪声性能方面表现最差。考虑图6d和图7，一个明显的设计权衡出现了：标准的PP倍增器在宽输入范围内提供了稳健的谐波抑制，但代价是高相位噪声。另一方面，常见的门极拓扑，特别是CCGGCCC，提供了出色的相位噪声性能，使其非常适合需要高频谱纯度的应用，尽管它们的谐波抑制只是适中的而不是出色的。CPP作为一个专家，提供了一流的谐波抑制，但仅在低功耗工作点下，且相位噪声较差。因此，最佳选择取决于主要的设计目标：对于最低的相位噪声，应优先选择CCGGCCC和CCCG；而对于低功耗和高谐波纯度的应用，应使用CPP。图7. 四种频率倍增器拓扑的相位噪声（VIN = 250 mV在30 GHz时）。为了评估所提出的频率倍增器架构的稳健性，还进行了全面的过程、电压、温度（PVT）分析。主要结果总结在表2、表3和表4中，并附有评论。表2. 不同VIN下的频率倍增器性能参数。表3. 不同VIN下的电源电压VDD变化对频率倍增器性能参数的影响。表4. 不同VIN下的温度变化对频率倍增器性能参数的影响。对表2中的数据进行简单检查可以发现，性能对工艺变化非常敏感，这与直觉相反，因为快-快（FF）拐点而不是慢-慢（SS）拐点代表了最坏的情况。这是由于“快”器件的线性增强和更宽的导通角，减少了有效转换所需的二次谐波生成。这种现象极大地惩罚了基本拓扑（即PP和CPP），它们的转换增益和效率从SS到FF都有不可接受的下降，特别是在450 mV时，PP拓扑的增益下降超过了8 dB。另一方面，基于交叉耦合的更复杂架构（即CCCG和CCCGCC）表现出更好的稳健性，在关键条件下保持转换增益接近或高于零，效率几乎保持恒定，约为12-16%。此外，FF拐点严重降低了基本抑制F2rej，特别是在较低的输入电压VIN下。频率倍增器对电源电压VDD的敏感性可以从表3中的数据中得出。VDD与性能指标之间存在反比依赖关系，表明在最小的偏置变化（±5%）下，能量效率会发生剧烈波动。具体来说，在CPP、CCCG和CCGGCC拓扑中观察到显著的效率下降，因为当VDD升至0.945 V时（下降到接近零的值），而当电压降至0.855 V时，却记录到令人惊讶的效率峰值（CCCG高达36%）。这种现象表明，在较高的电源电压下，晶体管以过度的驱动方式工作，将工作点移向线性更好的区域，这抑制了频率倍增所需的谐波失真，同时增加了不利的静态功耗。另一方面，PP倍增器对电压变化具有出色的免疫性，尽管整体性能较差。另一方面，F2rej在所有架构中随VDD的变化而基本保持恒定。最后，表4显示了在不同输入峰值电压VIN下三种不同工作温度下的频率倍增器性能。正如预期的那样，模拟突显了温度和性能之间的强烈负相关。低温条件（即-40 °C）由于较高的载流子迁移率和阈值电压而提高了性能，分别最大化了转换增益和谐波生成。相反，高温操作（即70 °C）导致功率效率降低。具体来说，CPP倍增器在450 mV时的效率下降了近75%，而在-40 °C时为13.4%（降至3.5%），而交叉耦合架构（即CCCG/CCGGCC）尽管效率显著下降（从约23%降至约11%），但在热应力下仍保证了功能。转换增益也遵循这一趋势，在-40 °C时为正值，在70 °C时变为负值，这表明在倍增器设计中必须提供足够的增益裕量。5. 结论对四种CMOS频率倍增器架构的比较分析证实，最佳设计选择主要由一组明确的性能权衡决定。对于那些要求最高频谱纯度和能效的应用，常见的门极拓扑是领导者。虽然CCGGCCC和CCCG架构都取得了良好的结果，但CCCG作为最佳选择，在转换增益、效率和低相位噪声方面提供了顶级性能，同时消耗的硅面积显著减少，这是成本效益和紧凑集成电路的关键优势。相比之下，推-推（push-push）架构有不同的作用：标准的PP是在宽输入功率范围内一致的谐波抑制的最稳健解决方案，尽管以高相位噪声为代价；而CPP作为一种高度专业化的拓扑，在低功耗条件下提供了良好的谐波抑制。最后，拓扑选择是一个战略决策，需要平衡不同的规格，将CCCG定位为面积效率和高质量信号源的明显赢家，而PP和CPP是在谐波抑制是主要设计目标时的有价值选项。下一代无线通信和汽车雷达系统将强烈推动毫米波倍增器的发展。随着操作频率超过100 GHz，生成干净和稳定的信号变得越来越困难。因此，如所提出的CCCG这样的面积高效拓扑对于大规模MIMO和相控阵收发器至关重要，因为在这些应用中，最小化昂贵的硅面积至关重要。未来的研究还需要利用深度缩放技术，在低电压下保持高功率效率，同时扩大多频段操作的带宽而不降低谐波抑制。