一种低抖动分数N采样锁相环（PLL），采用电压域量化误差消除技术，并结合非线性复制技术实现

《IEEE Journal of Solid-State Circuits》：A Low-Jitter Fractional-N Sampling PLL With Voltage-Domain Quantization-Error Cancellation Using a Nonlinearity-Replication Technique

本文提出了一种基于RNL-DAC和互补电压比较器的低抖动低分数谐波数字锁相环，在40纳米CMOS工艺下实现11.1GHz输出，功耗15.3mW，抖动76fs和分数谐波-65dBc，显著优于传统设计。

　　

摘要：

本文提出了一种低抖动、低分数杂散的数字采样锁相环（SPLL），其输出频率范围为10.4至11.8GHz。传统的分数锁相环采用数字-to-time转换器（DTC）来消除δ-Σ调制器（ΔΣ M）的量化误差（Q误差）。为了解决DTC的非线性（NL）问题，即NL DTC对抖动和杂散性能的影响，以往的设计要么采用需要大量硬件资源的数字预失真（DPD）技术，要么采用线性度极高的DTC，但这会增加设计复杂性。相比之下，本文提出了一种复制非线性的数字-to-analog转换器（RNL-DAC），该转换器能够自然地消除ΔΣ M的Q误差，且所需设计资源极少。此外，本文还设计了一种具有宽输入电压范围的电压比较器（VC），从而在低带内相位噪声（PN）条件下保持较高的采样增益。所提出的分数锁相环采用40纳米CMOS工艺制造，功耗为15.3mW，能够在150MHz参考信号下生成11.1GHz的输出信号。在11.1GHz附近的工作频率下，其测量得到的均方根抖动和分数杂散分别为76fs和-65dBc，展现了出色的抖动-功率性能指标（JIT）。尽管其架构简单，但仍具有优异的性能。