《Electronics》：A Novel Standard Cell Structure and Physical Design Methodology to Enhance Routability
Seongjun Lee and
Changho Han
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为解决先进工艺节点下标准单元布线资源紧张导致的拥塞和PPA（Power, Performance, Area）恶化问题，Seongjun Lee等人开展了基于ASAP7 PDK的新型标准单元结构及物理设计方法研究。通过将I/O引脚定义下移至Gate/Contact层并利用M0层桥接，实现了动态轨道分配，显著降低了总线长和通孔数量，为未来技术节点的电路设计提供了高效解决方案。
在数字集成电路（IC）设计的“纳米战争”中，工艺尺寸的微缩正面临着一场物理极限的挑战。随着技术节点向2纳米以下迈进，标准单元（Standard Cell）的高度被压缩至仅剩4个布线轨道（Track），这就像在摩天大楼里把层高越压越低，留给走线的“呼吸空间”几乎被榨干。更棘手的是，极紫外（EUV）光刻技术强制要求单向布线（Unidirectional Routing），进一步锁死了布线的灵活性。传统的标准单元结构将输入输出（I/O）引脚固定在M0层的特定轨道上，导致在高度拥挤的设计中，自动布局布线（P&R）工具常常因为“插不进线”而被迫绕道，不仅增加了线长和通孔（Via），还直接拖累了电路的功耗、性能和面积（PPA）。
面对这一瓶颈，现有解决方案要么像“变体单元法”那样通过提供不同引脚位置的副本库来“疏通”拥堵，但这会带来库规模翻倍的高昂成本；要么依赖于修改EDA工具算法的设计-技术协同优化（DTCO）方法，但这往往难以直接集成到现有的商业设计流程中。有没有一种方法，既能从根本上增加布线的自由度，又无需推倒重来现有的设计生态？
针对这一挑战，Seongjun Lee和Changho Han在《Electronics》上发表了他们的研究成果，提出了一种基于下层引脚定义的新型标准单元结构及配套物理设计方法。这项研究的核心思路是“向下挖掘”和“动态分配”：通过将引脚定义从传统的M0层“下沉”至更底层的栅极（Gate）和接触孔（Contact）层，并利用M0层作为内部桥接，使得EDA工具可以根据周边拥堵情况动态决定最终的连接位置，从而在先进工艺节点下显著提升可布线性（Routability）。
关键技术方法
研究人员基于开源ASAP7 PDK构建了实验环境，通过对比传统AC P-N（Active Contact P-N）结构，验证了新方法的有效性。关键技术包括：1. 结构重构：将I/O端口几何形状重定义于Gate/Contact层，并利用M0层解决逻辑信号多物理触点（Multi-pin Access）的桥接问题；2. 流程适配：修改库交换格式（LEF）和技术文件，使商业EDA工具能识别下层引脚并利用VB通孔（Gate/Contact to M0）进行布线；3. 保守评估：在未重新表征Liberty文件（导致寄生参数双重计算）的严格条件下进行PPA对比，确保结果可靠性。
新型标准单元结构的设计逻辑
从“固定”到“浮动”的引脚
传统结构的痛点在于“僵化”。以AC P-N结构为例，其输入输出引脚被预先锁定在M0层的固定轨道上，任何跨单元的连接都必须通过V0通孔和M1层来实现，这在低层资源紧张的先进节点中极易形成瓶颈。
本研究提出的新结构打破了这一限制。它不再将引脚“焊死”在M0上，而是将其定义为Gate和Contact层上的几何形状。这意味着，一个逻辑引脚在物理上可能对应多个底层的接触点，这些点通过单元内部的M0层金属连接成一个统一的电气节点。这种设计带来了两大优势：
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动态轨道分配：由于引脚不再占用固定的M0轨道，路由器（Router）可以根据相邻单元的布局情况，灵活选择最不拥堵的路径进行连接，实现了“哪里有空位就从哪里接入”。
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资源节约：原本必须“爬升”到M1层的连接，现在可以直接在M0层甚至更低层完成，省去了V0通孔和额外的M1金属，直接减少了通孔数和线长。
解决“多引脚访问”难题
将引脚下移会带来一个新的技术问题：例如一个NAND门的输出信号Y，在底层可能物理上分离为两个接触点。如果不做处理，路由器会误以为这是两个独立的节点。研究团队巧妙地利用M0层作为“内部桥梁”，在单元内部将这些分散的接触点连接起来，并在LEF文件中将其定义为一个统一的端口。这样，既保证了逻辑功能的完整性，又为外部布线提供了多个可能的接入点，极大增强了灵活性。
确保与商业EDA流程的无缝集成
一项新结构能否落地，关键在于它能否被现有的设计工具链所“消化”。研究人员没有修改EDA工具的内核，而是通过“改造输入文件”来实现兼容。
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LEF文件的“翻译”工作：修改了单元LEF（Cell LEF）和技术LEF（Tech LEF）。在单元LEF中，将端口层（Port Layer）指定为Gate和Contact，并定义了内部的M0桥接形状；在技术LEF中，重点优化了VB通孔的定义，确保路由器能顺畅地使用Gate/Contact到M0的路径。
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寄生参数的“保守”策略：为了证明新结构的鲁棒性，研究团队甚至采用了一种“双重计算（Double-counting）”的保守策略。他们保留了ASAP7原生的Liberty文件（其中已包含部分内部寄生参数），同时更新了Quantus QRC技术文件以精确提取Gate/Contact/M0层的寄生电阻电容（RC）。这意味着评估结果实际上承受了比实际硅片更重的寄生负载，但即便如此，新结构依然表现出性能优势，证明了其在实际应用中的巨大潜力。
实验验证与PPA收益
在ASAP7工艺下的实验数据证实了该方法的有效性。与传统的AC P-N结构相比，采用新结构的设计在多个关键指标上均获得显著改善：
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布线资源释放：通过动态轨道分配，大幅缓解了局部拥塞，减少了布线绕线（Detour）。
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物理指标优化：总通孔数（Via Count）和总线长（Total Wirelength）明显下降。通孔和线长的减少直接带来了寄生效应的降低。
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综合性能提升：在时序（Timing）和功耗（Power）方面均表现出改善，尤其是在未重新表征库文件的保守条件下仍能实现性能增益，表明该结构具有坚实的PPA优化基础。
结论与展望
Seongjun Lee等人的这项研究，为先进工艺节点的物理设计提供了一条高性价比的路径。它不同于需要维护双倍库的“变体法”，也不同于需要改动工具源码的“算法法”，而是通过底层硬件结构的微创新，实现了与现有商业EDA流程的“即插即用”。这种将引脚“下沉”并利用MOL（Middle-of-Line）层作为灵活布线资源的思路，不仅解决了当下的布线拥塞问题，也为未来更小技术节点的设计 scalability 提供了重要参考。随着摩尔定律的持续推进，这种注重“设计兼容性”和“资源弹性”的方法论，有望成为提升集成电路设计效率的关键技术之一。
