超精密给药技术：通过填充实现快速、灵活的硅内传输 Nina Szczotka, Shadi Nashashibi, Aleksandra Motyka, S?awomir Drozdek, Juerg Leuthold, Karol Malecha

《Materials》：Ultra-Precise Dispensing for Rapid and Flexible Through-Silicon via Filling Nina Szczotka, Shadi Nashashibi, Aleksandra Motyka, S?awomir Drozdek, Juerg Leuthold and Karol Malecha

　　**亮点：**
- 使用超精密分配（UPD）技术进行穿透硅通孔（TSV）填充。
- TSV的纵横比可达14:1，孔径小至20微米。
- 专门开发的基于银的纳米浆料，适用于高纵横比填充。
- 一种灵活的方法，用于快速原型制作TSV结构。

**摘要：**
三维集成电路（3D IC）已成为维持微电子行业缩放趋势的关键技术。这一进展要求在实现电气互连的方式上发生根本性变化，而穿透硅通孔（TSV）在实现堆叠芯片之间的垂直连接中起着关键作用。然而，TSV的金属化通常涉及复杂且要求较高的工艺，这可能限制了原型制作和设计修改的速度和灵活性。在本文中，我们研究了使用超精密分配（UPD）技术结合新型基于银的纳米浆料作为TSV金属化过程的简单且适应性强的替代方案。文中概述了TSV填充过程，并对其形态、填充质量和电气性能进行了详细分析。我们成功地在厚度为280微米的硅基底上填充了孔径小至20微米的通孔，实现了高达14:1的纵横比，并表现出了良好的电气特性。这项工作为使用增材制造技术实现密集型、高纵横比的TSV制造做出了贡献，展示了降低标准工艺流程复杂性、降低成本潜力以及提高设计灵活性的路径。

**1. 引言：**
持续开发更小、更快、更节能的电子和电光设备使三维（3D）集成电路（IC）封装成为研究和开发的关键领域[1,2,3,4]。3D集成的核心是穿透硅通孔（TSV），这是一种能够穿透硅基底以实现多芯片堆叠和互连的垂直连接方式[5,6,7,8]。TSV作为在垂直堆叠的芯片之间传输信号和电力的关键通道，在与传统wire bonding和flip-chip技术相比具有显著优势，包括更短的互连长度、更低的信号延迟、更低的功耗以及更高的输入/输出（I/O）密度[9]。典型的TSV具有微米级的尺寸，孔径范围从大约5微米到几十微米不等，深度从几十微米到几百微米不等，常见的纵横比高达15:1[10,11,12,13,14]。能够创建密集的垂直互连为异构集成开辟了新的可能性，允许在单个封装内结合具有不同功能和制造工艺的芯片，在微电子的未来中发挥着关键作用[15]。

虽然电镀是一种成熟的金属化TSV的技术，因其能够产生高导电性的块状铜而受到重视，但它需要复杂的多步骤制造流程[16]。该方法通常要求先沉积导电种子层，然后进行电化学沉积过程，随后通过化学机械抛光（CMP）去除抗蚀剂和多余材料（覆盖层）（见图S1）。这样的过程本质上耗时较长，尤其是在高纵横比的TSV中实现无缺陷填充时尤其具有挑战性，因为容易出现空洞形成、接缝产生以及镀层添加剂传输受限等问题[17]。此外，由于依赖电场，其应用范围受到导电基底或预先沉积有导电层的基底的限制。对于研究和开发而言，电镀的复杂且相互依赖的步骤使其灵活性较低，难以快速修改或优化以适应新设计和快速原型制作。

在追求先进高效电子产品和封装的过程中，增材制造（AM）作为一种直接材料沉积的方法应运而生，具有高精度和降低处理复杂性的特点[18,19,20,21]。与传统TSV金属化方法不同，AM工艺能够适应复杂的3D地形，并解决了原型制作中的限制，引起了微电子封装行业的兴趣。目前正在探索多种增材技术用于TSV金属化及相关应用。例如，喷墨（IJ）打印是一种相对成熟的AM工艺，在用介电聚合物填充空心结构和精确控制滴液沉积金属层方面显示出潜力[22]。然而，它面临诸如特征尺寸较小、金属油墨导电性差、咖啡环效应和喷溅等问题。电hydrodynamic（EHD）打印可以通过控制极小液滴体积来实现更精细的分辨率，但它需要电场，这可能对脆弱的电气元件有害。

超精密分配（UPD）作为一种有前景的AM替代方案出现，代表了TSV制造和封装领域的范式转变[23]。作为一种压力驱动的直接书写方法，UPD能够精确地将高粘度导电浆料（如含有高固体含量的基于银的油墨）通过微米级喷嘴（0.5–10 μm）挤出。UPD可以在不需要电场的情况下创建精细特征（小至1 μm）和高纵横比的复杂3D地形。此外，UPD可用的导电和绝缘材料种类丰富，使其与电镀技术明显不同。尽管电镀使用的铜需要广泛的沉积后清洗、抗氧化保护剂和惰性气体进行烧结，但UPD中的基于银的油墨简化了工作流程[4]。专用银油墨的烧结可以在环境空气中，在与互补金属氧化物半导体（CMOS）兼容的条件下进行，且不需要额外的保护层，从而为3D微电子提供了更简单的材料处理和加工优势[24]。UPD的优势为研发部门提供了极大的灵活性，使其非常适合快速原型制作和开发定制演示样品，其中工艺参数可以相对容易地调整。表1提供了这些增材方法与传统电镀方法的全面比较。

**2. 材料与方法：**
**2.1. TSV填充过程**
我们的目标是简化并扩展TSV金属化过程，摆脱传统的复杂工艺。我们证明了使用基于银的纳米浆料的超精密分配是一种可靠的TSV填充替代方案，如图1a所示。样品的制备过程如“2.2. 芯片制造”部分所述，最终得到了带有TSV孔和金连接的芯片，用于电气特性测试。使用XTPL Delta UPD系统（位于波兰弗罗茨瓦夫）用导电银浆填充TSV孔。选择喷嘴直径以确保至少有5 μm的间隙与TSV壁保持距离，对于较大的TSV，喷嘴直径范围从5 μm到40 μm，以优化沉积速度。

图1：
(a) 说明TSV将集成电路与芯片背面连接，用于先进的3D封装。
(b) TSV填充的工艺步骤。带有金连接的TSV孔从前侧完全填充，然后翻转芯片，从背面填充通孔，并可以选择用导电油墨创建额外的导电路径。整体制造过程包括多步骤，如图1b所示：首先从晶圆的顶部填充TSV并烧结。随后，物理翻转基板，移除牺牲层，然后从芯片的底部制造互连。这种方法允许创建集成结构，例如通过从底部串联连接多个填充的TSV，并与顶部的金电极结合。

自动化填充过程包括将喷嘴精确定位在TSV正上方，然后将其降低到通孔中，直到喷嘴尖端接触到底部阻挡层。材料沉积从底部开始，同时喷嘴以受控速度缓慢向上移动以持续填充通孔。当到达孔的顶部边缘时，材料沉积停止，喷嘴上堆积的材料在通孔表面形成了精确的“凸起”。这个凸起是有意作为单次填充过程的一部分创建的，在喷嘴缩回并停止沉积时施加额外的浆料，在通孔顶部开口处形成精确的特征。这一过程有效地将通孔填充和凸起创建结合为一个连续步骤。这些凸起促进了与相邻特征（如基板表面现有的金环）的电接触。然后喷嘴提升到预定高度，再移动到下一个TSV，从而依次自动填充多个孔。沉积后，填充的TSV在200 °C的热板上进行10分钟的热处理。在此加热过程中，银浆中的溶剂蒸发。虽然对浆料化学配方的系统优化是一项单独的专有开发工作，但填充过程经过严格优化以实现精确且无缺陷的沉积。优化包括微调向下移动过程中的材料沉积压力水平，以及调整向下进入通孔和向上缩回的速度。特定的优化压力值范围为5–7巴，以确保高粘度浆料的完全体积挤出。然而，向上缩回速度被证明是最关键的变量。通过大量实验迭代确定了最佳缩回速度=0.07毫米/秒，这精确平衡了所需的填充体积和最大化工艺吞吐量的目标。此外，工具的轨迹控制也得到了优化，以实现相邻TSV之间的完全自动化、无缝过渡，减少非沉积空闲时间。沉积过程中的环境温度和湿度条件保持在UPD打印机的操作范围内。每个TSV都通过单次操作单独且完全填充；没有重复的向下移动或单个通孔之间的延迟。

**2.2. 芯片制造**
使用厚度为280 μm的原始<100>硅晶圆作为样品制备的起点。使用等离子增强化学气相沉积（PECVD）在硅基底上沉积150纳米厚的SiO2层作为绝缘层。然后在SiO2层上通过光刻和电子束蒸发（EBE）沉积5纳米厚的Ti/100纳米厚的Au层， followed by lifts-Off Process（LOP）。TSV孔通过光刻、反应离子刻蚀（RIE）和深反应离子刻蚀（DRIE）制备。接下来通过原子层沉积（ALD）在TSV内部沉积30纳米厚的SiO2层作为绝缘层。最后，通过光刻和随后的RIE步骤使SiO2覆盖的金接触垫变得可访问。测试样品包括不同直径的TSV（范围从20到200微米）、不同的间距（通常圆形TSV之间为150到600微米）以及不同数量的串联连接的TSV，以便进行全面的电气特性测试。详细的工艺流程见补充图S4。

**2.3. 银浆料**
使用了多种基于银的纳米浆料来填充TSV。主要使用的浆料是CL85，它由平均直径为30–50纳米的球形Ag纳米晶体组成，金属含量为83 wt.%，在剪切率为0.2 s?1时具有1–2百万cP的高粘度。此外，还使用了一系列定制配方的RnD浆料（RnD_1、RnD_3和RnD_4）。值得注意的是，这些浆料表现出优异的长期稳定性，可以在细线上沉积，并且对玻璃和硅基底都有良好的附着力。

**2.4. 填充准备**
在进行TSV填充材料沉积之前，用异丙醇清洗了晶圆。为了确保精确填充并防止材料不受控制地流入通路底部的不希望区域，在填充过程之前应用了一层Kapton类型的保护屏障层；沉积过程完成后，这层屏障被手动移除，以便实现晶圆内的电连接。2.5. 特性分析为了对填充结构及其观察到的变形进行表征，使用了Olympus LEXT OLS5100激光共聚焦显微镜（Evident Corporation，东京，日本）和Helios NanoLab 600i扫描电子显微镜（SEM）（Thermo Fisher Scientific，Hillsboro，OR，美国），配备Schottky枪和FEI Helios G4 CXe等离子聚焦离子束（PFIB）来进行截面观察（Thermo Fisher Scientific，Hillsboro，OR，美国）。还使用Keysight 34461A数字万用表（Keysight Technologies，Santa Rosa，CA，美国）通过两点探针法对制造出的互连件进行了电阻测量，以评估其电阻，采用了菊花链结构进行表征（图S2）。3. 结果与讨论3.1. 形态学表征使用共聚焦显微镜和SEM对TSV填充质量和印刷结构的表面形态进行了表征（图S3）。从顶视图（图2a-c）可以看出，通路内的填充均匀一致。填充区域的表面看起来光滑，没有明显的粗糙度或不规则性。从顶视图观察到的一个独特且有意的特点是每个填充通路的表面都存在一个明显的凸起。通过将空通路（图2d）与完全填充的通路进行对比，可以清楚地看到这一特征，后者在其表面上明显显示出这种独特的凸起。在填充通路的顶表面或周围的印刷特征（例如金电极）上没有观察到明显的缺陷或裂纹。这一结论通过倾斜的SEM图像（图2e,f）得到了进一步证实，这些图像提供了填充通路和金环迹线的三维视角。图2g显示了基板的表面，展示了代表性的菊花链配置，其中通路之间的距离为560 μm。通过围绕整个样品创建的通路框架，实现了与其他材料或基板的功能连接。图2. 使用共聚焦显微镜（a-d,g）和扫描电子显微镜（SEM）（e,f）捕获了带有填充和空通路的硅基板的表面图像。(a-c) 使用UPD技术填充了银RnD_4浆料的通路的共聚焦图像，分别显示在不同的TSV半径上的基板：10 μm、25 μm和50 μm。在每个通路的顶部故意制造了一个明显的凸起，以提供与相邻金环的正确电连接。(d) 一个半径为50 μm的空通路的顶视图的共聚焦图像，用于视觉对比。(e,f) 从倾斜角度展示的填充通路的SEM图像及其与金环迹线的连接，突出了凸起的三维形态。在整个样品的顶视图中没有观察到明显的缺陷。(g) 共聚焦图像展示了一个代表性的菊花链配置，说明了电流从顶部的路径。链中相邻结构之间的距离为560 μm。从这个顶视图来看，通路看起来是完全填充且功能正常的。3.2. 截面检查使用SEM-PFIB进行的截面观察揭示了TSV的内部形态和填充质量。烧结后的截面一致显示了填充TSV内部的空洞，通常占据截面面积的大约一半（图3）。然而，对底部区域的填充质量评估受到分析限制。尽管存在空洞，银材料仍然一致地粘附在TSV壁上。在烧结过程中，由于有机成分的蒸发和随后的材料收缩，导致了材料从通路开口中挤出，从而发生了变形。这种现象归因于内部气体的产生和材料在受限通路内的位移。形态特征，特别是壁粘附性，受到浆料配方的影响。市售的通用版本“CL85”浆料的壁粘附性较差（图3a,b），而对“RnD”浆料的连续改进逐渐增强了壁接触（图3c,d），表明它们在这一过程中的关键作用。重要的是，TSV直径、深度、纵横比、烧结参数和打印速度在测试范围内对总体填充质量或变形没有显著影响。超过80%的制造通路表现出电导率。其余没有建立电流通路的实例归因于早期过程校准阶段形成的开路；控制这些故障的精确机制将在“3.5. 后续研究”部分中进行详细分析和讨论。3.5. 后续调查将重点阐明表面凸起的精确修改，并表征TSV顶部附近的关键硅-银界面处的材料行为。图3. 使用两种不同的银纳米粒子浆料制造的TSV的截面SEM图像。面板（a,c）展示了整体截面形态，而面板（b,d）提供了关键通路壁界面的放大视图。面板（a,b）展示了用“CL85”浆料填充的TSV，显示右侧壁角落处的粘附不一致且填充不足，这是一个特别敏感的区域。相比之下，面板（c,d）展示了用“RnD_4”浆料填充的TSV，材料分布均匀且很好地粘附在两侧壁上，有效地填充了这些关键区域。所有填充通路中都可见与描述的烧结机制一致的空心中心。3.3. 电学表征为了评估每个填充TSV的电阻，制造并表征了一个串联连接的TSV菊花链测试结构。如图4a所示，填充的TSV在前侧通过金连接，在后侧通过印刷的银迹线进行连接。通过串联不同数量的TSV，可以最小化所用探针的接触电阻影响，从而精确测量电阻。半径为10 μm、25 μm和50 μm的TSV被串联起来，并使用两探针系统测量了电阻值，如图4b所示。所有半径的电阻都呈现线性趋势，通过线性回归提取斜率得到每TSV的总电阻RTSV,total分别为5.53 Ω TSV?1、3.85 Ω TSV?1和2.94 Ω TSV?1。这些提取的每TSV电阻RTSV,tot包括了TSV本身的电阻RTSV、连接相邻TSV的金/银迹线的电阻RTSV,trace以及金连接与用于TSV填充的银浆料之间的接触电阻RTSV,contact。利用金和银的电阻率值以及迹线的尺寸，估计每个TSV的平均迹线电阻RTSV,trace分别为大约4.9 Ω TSV?1、2.5 Ω TSV?1和1.9 Ω TSV?1。这些迹线电阻的计算表明它们主导了每TSV的总电阻。因此，本文提供的测量值代表了TSV单独电阻的上限，其估计电阻RTSV范围在1 Ω左右。虽然这些提取的值突出了每种几何变体的代表性测量结果（每种TSV半径N = 2），但它们基于涉及数十个功能性通路的更广泛的初步测试阶段，成功验证了这一概念验证。图4. (a) 表征方法的截面视图（顶部）和顶视图（底部）。使用电探针测量了样品前后侧（分别用金迹线和印刷银迹线）交替连接的TSV数量不同的菊花链的电阻。# - 数量(b) 不同长度和TSV半径（10 μm、25 μm和50 μm）的菊花链的电阻值，穿过280 μm厚的硅基板（测量基于每种条件下的两个样品 - N = 2）。虚线表示数据的线性拟合，其斜率直接给出了每TSV的总电阻RTSV,total。需要注意的是，提取的电阻值代表了单个TSV的上限。两点测量设置本质上包括了顶部金接触垫和后侧印刷银迹线的电阻。具体来说，后侧迹线的平均电阻为1.15 Ω（在N = 16个迹线段上测量）。因此，单个UPD填充的银TSV的固有电阻预计会低于提取的TSV RTSV,total (#-number)。为了将这些电学特性置于上下文中，一个尺寸相当的标准化铜电镀TSV（例如，直径20 μm，深度100–200 μm）通常表现出5到50 mΩ的电阻[2,28]。UPD烧结银通路的高电阻（约1 Ω）主要归因于烧结纳米浆料的固有孔隙率和缺乏块状金属密度。然而，这种电学性能应该与工艺复杂性的降低相对比。如补充图S1所示，传统的Cu金属化涉及真空种子层沉积、电镀和随后的CMP。通过电镀在高纵横比结构中实现无缺陷填充通常需要3到12小时，具体取决于添加剂成分和外部辅助[2,30]。相比之下，UPD方法可以在大约20秒内完成单个高纵横比TSV的完全体积填充。因此，虽然绝对通路电阻较高，但消除了CMP和种子层工艺，并结合了快速的沉积速率，使UPD成为快速原型制作和敏捷后端应用的高效技术选择，其中超低通路电阻不是主要限制。3.4. 现代材料改进由于其高电导率和热导率，铜一直是通路填充的标准材料。然而，铜与硅的热膨胀不匹配会导致应力和压阻效应，影响电性能和可靠性[22,31]。铜TSV还增加了晶片薄化的难度，并增加了在超薄DRAM堆栈中变形或开裂的风险[6]。为了满足先进的TSV应用需求，正在探索基于银纳米粒子的材料。这种方法提供了几个优势，包括低烧结温度、与增材制造的兼容性、高电导率以及微细间距微型化的潜力。测试的材料被称为“RnD_1”、“RnD_3”和“RnD_4”，是对标准“CL85”银纳米粒子基浆料的特定修改。这些修改是为了满足特定于高纵横比结构的分配需求而设计的，旨在补偿由于烧结过程中有机成分蒸发导致的材料收缩。“RnD”浆料经过精心调整，以最小化其组成，防止污染和溶剂蒸发问题。所有三种浆料都具有高金属含量，并且在适当剪切时具有变薄的倾向，这对它们的分配性能至关重要。特别是，“RnD_1”和“RnD_3”含有新的聚合物、分散剂和基于聚酰胺的液体流变添加剂。“RnD_4”样品则包含不寻常的溶剂和分散添加剂组合，确保了浆料在分配到通路中的独特性能。它们的详细性质和特性在表2中总结。表2. 用于TSV填充的基于银纳米粒子的浆料（“CL85”、“RnD_1”、“RnD_3”和“RnD_4”）的关键性质和特性概述。3.5. 挤出我们的结果表明，在烧结过程中，基于银纳米粒子的浆料在TSV内部发生了变形，这一现象归因于热机械应力。这些应力源于基于银纳米粒子的浆料与硅基板之间的显著热膨胀系数（CTE）不匹配（αSi = 2.8 (300 K) ? 3.1 ppm K?1 (423 K) [32]）。文献表明，银纳米粒子和浆料的CTE差异很大，通常在真空中约为6 ppm K?1，在空气或矩阵中可达到75 ppm K?1甚至更高。鉴于这一范围，银浆料的CTE可能与硅的CTE显著不同。随着烧结过程中温度的升高，这种CTE不匹配引起了巨大的热机械应力[16]。在受限的TSV结构内，除了顶部开口外，x、y和z方向都被限制，这些应力被加剧了。银浆在高热负荷下无法横向或向下膨胀，这迫使材料向上膨胀。这种方向性的膨胀导致TSV顶部的银材料发生塑性变形，从而产生观察到的变形现象，这与之前报道的铜在TSV中的挤压现象类似[6]。此外，温度的持续升高和塑性变形还可能导致填充材料内部形成空洞或空隙。随着温度的升高，这一变形过程的发展将在图5中进一步说明。这突显了在设计和制造基于银纳米颗粒的可靠TSV时，全面考虑CTE失配和结构约束的极端重要性。

图5：随着烧结温度的升高，挤压形成的各个阶段（方向：浆料的膨胀）。虽然CTE失配推动了向上的挤压，但UPD填充通孔内部空洞的形成机制与传统铜电镀过程中的机制截然不同。在电镀铜TSV中，尤其是在高长宽比的情况下，空洞（通常称为接缝或键孔）主要是由于质量传输限制而形成的；随着通孔从上到下闭合，电镀液受到限制，将化学物质或空气困在其中[28]。相比之下，我们UPD过程中观察到的空洞主要是由体积收缩引起的。如表2所示，定制的银纳米颗粒浆料大约含有78 wt.%的金属，剩余22 wt.%为有机成分，如溶剂、聚合物和分散剂。在200°C的烧结阶段，有机相逐渐被去除，首先是溶剂的主要蒸发，随后是聚合物稳定剂的热分解。由于通孔壁的刚性限制，无法实现横向补偿，这种显著的溶剂蒸发不可避免地在材料向上膨胀的同时留下了内部空隙。此外，这一物理机制直接解释了本研究中观察到的约80%的电学产量。由于这项工作是对正在发展中的UPD方法的早期概念验证，因此不断校准打印参数以最大化产量。具体来说，我们测试了保持高分配压力（高达10巴）与调整向上收缩速度之间的关键平衡，以实现快速20秒的填充时间。在某些测试实例中，如果收缩速度相对于施加的压力设置得过高，则沉积到通孔中的湿浆料体积不足。烧结过程中随后发生的有机质量损失导致银路径中出现物理间隙，形成开路（非导电通孔）。因此，约20%的失败率代表了在最初动态校准阶段为确定最佳工艺窗口所必须做出的牺牲。现在，随着对结构力学和参数依赖性的深入了解，正在进行的自动化优化动态调整分配速度和压力，以沉积计算出的过量材料。这种策略主动补偿了烧结引起的收缩，防止了开路，并在未来的大规模生产迭代中将工艺产量推向100%。

4. 结论

本研究探讨了使用现代银纳米颗粒浆料通过UPD技术进行高分辨率和高长宽比TSV填充的方法，实现了高达14:1的长宽比。形态分析显示，顶部表面填充均匀，并具有明显的接触凸点。这些通孔展示了电导率，测量得到的电阻值分别为5.53 Ω TSV?1（10 μm半径）、3.85 Ω TSV?1（25 μm半径）和2.94 Ω TSV?1（50 μm半径），填充介质为280 μm厚的硅基板。这些值提供了由于寄生电阻导致的通孔电阻的上限。烧结后的观察表明，内部出现了空洞和材料挤压现象，这归因于CTE失配和挥发性物质的蒸发引起的热机械应力。为了解决这些挑战，未来的工作将重点关注减少空洞形成、提高界面粘附力以及严格控制烧结阶段的材料挤压。这将涉及为下一代浆料制定关键标准，以实现更高的电导率和结构可靠性。此外，尽管本研究证明了UPD技术用于通孔填充的基本可行性，但我们认识到长期可靠性对于验证TSV在实际应用中的性能至关重要[33,34,35]。因此，后续研究阶段计划包括 comprehensive 热循环测试（TCTs）和电迁移（EM）应力评估，以严格评估这些银纳米颗粒TSV的电热机械稳定性。此外，为了将这项技术转化为大规模生产，未来的努力将探索可扩展性改进和优化的分配策略，以显著提高生产效率。UPD工作流程通过简化后处理流程和减少TSV制备所需的步骤数量，优化了制造过程。这项研究突显了UPD作为一种多功能技术的潜力，它在先进的微电子领域为可靠的TSV填充提供了新的方法和途径。

补充材料

以下支持信息可在以下网址下载：https://www.mdpi.com/article/10.3390/ma19091861/s1
- 图S1：使用电镀的常见通孔填充过程示意图；
- 图S2：电导率测量装置；
- 图S3：填充通孔的SEM图像；
- 图S4：从硅基板到填充通孔的完整工艺流程。