激光驱动的Cu-液态金属在纸上的反应烧结技术，用于制造柔性微波传感器 李若舟、 徐梦晨、 钟一鸣、 夏宇虹、 卢东阳、 王泽华、 曲可、 余颖、 严静

《Nanomaterials》：Laser-Driven Reactive Sintering of Cu–Liquid Metal on Paper for Flexible Microwave Sensors Ruo-Zhou Li, Mengchen Xu, Yiming Zhong, Yuhong Xia, Dongyang Lu, Zehua Wang, Ke Qu, Ying Yu and Jing Yan

　　**摘要**
约瑟夫森结是超导量子比特的关键组成部分。在晶圆尺度上进行高效表征对于工艺控制和优化至关重要，这推动了超越传统低温测量的分析方法的发展。在这项工作中，我们证明了室温（RT）下的电容和电流-电压测量，结合适当的数据分析，可以提取出相关的结参数，如氧化层厚度、隧穿系数和界面缺陷密度。此外，从详细的电流-电压分析中可以识别出不同的电荷传输机制。我们使用在200毫米晶圆上制造的隧道结来评估我们的表征技术，这些隧道结采用与互补金属氧化物半导体（CMOS）兼容的减法工艺制备。结果显示，整个晶圆上的氧化层平均厚度均匀，变化幅度低于3％。隧穿系数对氧化层厚度的依赖性表明氧化层内部存在化学计量比的梯度。此外，我们的结中观察到的界面缺陷密度在70至5000个缺陷/平方厘米的范围内，并且随着氧化层厚度的减小而增加，这表明用于厚度控制的湿法蚀刻引入了界面陷阱态。我们的研究强调了在晶圆尺度上进行先进室温表征的重要性，以便在工业超导量子比特制造中实现有效的工艺监测和优化。

**1. 引言**
约瑟夫森结（即实现约瑟夫森效应的隧道结）是许多不同器件的关键组成部分，例如行波参量放大器、超导量子干涉装置和在低温下运行的超导量子比特。开发高效且适用于晶圆尺度的表征方法是当前的主要研究课题，因为隧道结的低温表征既费时又不适合晶圆尺度的表征，尤其是对于依赖快速反馈回路的CMOS兼容工艺来说。最近的一项研究表明，通过工业兼容的Al//Al隧道结制造工艺，可以制备出产率为98.5％的跨门子量子比特，其能量弛豫时间可达167微秒，接近传统基于双角蒸发技术的实验室制造方法所能达到的水平[2,3,4]。作者利用室温下的晶圆电阻测量来研究量子比特器件的频率变化，发现结电阻的 targeted 受隧道结氧化层厚度变化的影响，而不是结面积的影响。这表明氧化层厚度和势垒高度是关键参数，但两者中哪一个占主导地位以及在制造过程中如何表征和控制它们的变化仍不清楚。要更深入地理解这些问题，需要对隧道结进行全面的晶圆尺度统计分析，并以明确定义的方式改变相关参数。在本研究中，我们展示了通过先进的电学表征和适当的数据分析，可以在晶圆尺度上获得重要的隧道结参数（例如氧化层厚度、有效势垒高度和界面缺陷密度）。基于对电流与电压特性的详细研究，还可以区分不同通过结的电荷传输机制。这些分析方法应用于使用类似于最近研究中报道的CMOS工具的工业级减法工艺在200毫米晶圆上制造的隧道结[1,5]。分析提供了关于氧化层厚度值和晶圆尺度均匀性、氧化层势垒高度及其相关化学计量比梯度以及界面缺陷密度的见解。我们的研究示例了所提出的先进电学表征原理对于研究隧道结及其晶圆尺度参数分布的重要性，这对于在工业环境中进行有效的工艺控制和优化至关重要。

**2. 实验**
我们与CMOS兼容的Al//Al隧道结的制造过程与之前报道的过程[6]非常相似。然而，为了实现本研究所需的更宽范围的氧化层厚度，我们实施了一些修改，具体如下。基底是高欧姆（100）p型200毫米硅晶圆，其电阻率为3-5 kΩ·cm。在沉积第一层Al之前，先进行了3分钟的湿法HF浸渍以去除自然存在的二氧化硅。在Clusterline 200（Evatec AG，Trübbach，CHE）集群工具中，经过初始预热步骤后，沉积了120纳米的Al。底部电极层使用i-line光刻机（Canon）进行光刻图案化。然后在AMAT P5000系统（Applied Materials，Santa Clara，CA，USA）中使用基于氯的蚀刻气体进行干法蚀刻。我们注意到，在使用H2O等离子体进行光刻胶剥离的过程中（与干法蚀刻在同一设备中），底部Al电极表面进一步氧化，超出了光刻过程中真空破裂产生的自然铝氧化物（图1a）。通过椭圆偏振仪测量，由H2O等离子体形成的Al表面氧化层厚度约为4.4纳米。椭圆偏振仪是一种通过分析由于反射或传输导致的光的偏振变化来研究薄膜介电特性的光学方法，这些变化与理论模型进行比较。这种技术已成为半导体行业中确定二氧化硅层厚度的标准方法。

**3. 结果与讨论**
**3.1. 晶圆尺度电容测量**
对具有不同重叠面积A（1 μm2至1600 μm2）的隧道结进行了晶圆尺度电容测量。具体来说，通过特定A的跨晶圆电容测量计算得到了平均电容。所有样品的电容相对标准偏差（）都低于％。图3a展示了一个电容图的示例。通过使用多个重叠区域并应用简单的平板电容器模型[1]，可以通过与y轴接近原点的线性回归，为所有样品获得比值（见表1）；即设计和制造的区域基本一致，只有轻微的偏移。图3b展示了etch20样品的一个例子。
**3.2. 电流-电压（I-V）特性**
近年来，室温（RT）测量已成为确定约瑟夫森结近似直流电阻（约10 kΩ[11,12]）的常用方法，尤其是在优化框架内[13,14]。利用Ambegaokar–Baratoff关系[15]，可以直接推断出结的临界电流，它代表了结的约瑟夫森能量。由于这个值以及电容能量决定了量子比特的频率[1]（约4.5 GHz）和量子比特的噪声特性，它是量子比特表征的中心参数，特别是频率的精准控制。在我们的研究中，记录了电流-电压（I-V）曲线以详细研究隧穿传输。通过逐渐增加结两端的电压并测量相应的电流流动来获得I-V特性。缓慢的扫描速率对于高精度非常重要。作为示例，参考样品和刻蚀后的TJ的RT电学数据如图4所示（测量数据取自晶圆中心的TJ）。图4显示了来自不同晶圆中心的具有A = 25 μm2面积的TJ的I-V曲线，并拟合了直接隧穿（红色）和Fowler–Nordheim隧穿（绿色）模型。对I-V曲线的分析表明存在多种隧穿机制，因此必须考虑不同的隧穿机制。在低电压V (<0.3 V)下，所有样品都表现出直接隧穿（DT）现象（图4中的红线），这与无陷阱绝缘体[10]的情形相同[2]，其中隧穿系数k、氧化层的平均势垒高度h、电子的有效质量me、电子电荷e以及用于校正势垒非矩形形状的校正因子μ都被考虑在内。通过晶圆平均氧化层厚度d，可以为不同样品拟合k值（见表1）。由于k依赖于h和e，我们只能为参考样品估算k值。这里的EELS测量结果（图3c）揭示了结氧化层势垒的高斯形状分布。因此，我们假设势垒也具有相似的高斯形状，并使用公式（2）计算出参考样品的势垒高度约为3.14 eV，其中有效电子质量me为0.75。该值与文献[16,17]的结果一致。然而，这种方法仅适用于高斯形状的势垒，对于刻蚀后的样品可能不再适用。在H2O等离子体剥离过程中，我们首先对氧化层进行致密化处理，然后在湿法刻蚀后对其进行修改。由于氧化层从表面开始被刻蚀，较少致密化的（即非化学计量的）区域会首先被刻除，从而导致k值整体增加（见表1）。鉴于势垒的非均匀形状，我们可以预期h和e会同时发生变化，这使得无法单独确定刻蚀对每个参数的影响。

通过进一步研究I-V曲线，可以获得关于氧化层中陷阱的更多信息。如果氧化层中没有陷阱，在较高电压下，电子会在金属-绝缘体界面积累形成空间电荷，并根据Mott–Gurney定律[18]产生内部电场，从而增强电流流动[3]。然而，在实际材料中不能忽略陷阱的存在。所谓的空间电荷限制电流（SCLC）是由浅层陷阱初始填充电子引起的（浅层陷阱平方定律），可以通过将公式（3）乘以一个陷阱因子来描述。此外，还会出现其他传输通道，如（多步骤）陷阱辅助隧穿（TAT）和Poole–Frenkel发射（PFE）。PFE是由于绝缘层中的陷阱在施加电压下通过导带弯曲而被热释放电子而发生的[19]。此外，氧化层中的陷阱通过缩短隧穿距离来促进电子隧穿。由于单陷阱辅助隧穿事件发生概率较低，通常采用集合方法来考虑多个中间隧穿过程。现代的SCLC（mSCLC）结合了SCLC、PFE和TAT，用简单的功率定律[4]很好地描述了氧化层中的电子传输，其中功率指数α表明与理想的Mott–Gurney定律存在偏差。但在我们的所有样品中均未观察到这种行为（图4），这表明在进入Fowler–Nordheim（FN）隧穿之前，氧化层中不存在陷阱。这种现象是由于电子在金属带边缘下AlOx导带弯曲导致有效隧穿氧化层宽度减小而产生的[20]，其中FN系数b为6.83 eV?3/2 V/nm[21]。在较高电压（约1 V）下，所有样品显示出相同的趋势，这可以归因于这种隧穿过程。图4中进行曲线拟合（绿色），得到的k值为1.04 eV，比文献值[16,17]低3倍。我们得出结论，这种提前突破现象阻止了从FN隧穿中准确拟合k值。

3.3. 泄漏电流测量
在晶圆中心的TJ上进行了电阻测量，这些TJ具有不同的重叠尺寸。为了进行更深入的分析，简化的结区面积A（顶部面积）扩展了侧壁面积Awall，其中h定义了底部Al层的高度，d是顶部电极的宽度，l是底部电极的宽度（见第2节）。这有助于分析泄漏（侧壁）电流的位置。在假设晶圆内氧化层厚度和电阻率均匀的前提下[22]，可以分别为两个区域定义顶部区域电阻Rtop和侧壁区域电阻Rwall。对于结电阻，这导致了公式（6），进一步简化为公式（7）。当l足够大时，该公式可以进一步简化为公式（8）。为了分析该区域对电阻的贡献，使用公式（8）进行拟合，同时保持d不变（见图5中的红线）。这样可以确保满足公式（8）的条件，因为d会继续增加。类似地，通过使用l并在公式（7）中拟合前置因子来计算r，同时保持d不变。结果（见表1）对于相同样品来说非常相似，表明侧壁效应不存在，并且电流在顶部和侧壁区域均匀流动。通过比较不同样品，随着氧化层厚度的减小（通过延长刻蚀时间），r和l也相应减小，同时保持可比性（表1）。这种行为表明我们的刻蚀过程是一个均匀的氧化层减薄过程。

图5. 晶圆范围内结电阻与不同底部结宽度1/w的关系。作为示例，展示了wafer etch30的数据。

3.4. 晶圆尺度突破测量
除了电阻和电容测量外，还可以通过突破电压来表征结的行为，即结发生电气击穿（短路）的电压。在测量过程中，电压以0.07 V/s的速率逐渐增加，每次增加10 mV。在5 × 5 μm2的结尺寸上进行了晶圆尺度测量（见图6a）。经过10秒的氧化层刻蚀后，测量得到的晶圆平均突破电压从2.18 V降至1.66 V（表1）。对于更长的刻蚀时间，观察到的电压下降幅度很小。该样本的突破平均值的相对标准偏差为%。我们注意到，只有在施加电压的过程中使用较小的步长才能准确测量这一现象。

图6. (a) 参考样品的晶圆范围内突破电压测量。(b) p（蓝色）和ρ（红色）与E的关系对于参考样品。当E = 4.6 MV/cm时，ρ的转变发生在ρ = 12.9%时。突破电压通过确定结界面的缺陷密度提供了关于氧化层行为的更宝贵见解。如果出现氧化层厚度不均匀或缺陷位于氧化层界面，电气突破可能会在远低于正常情况下的电压发生（与缺陷相关）。对于标准化的工业过程，只有少数缺陷发生，为了进行统计分析，需要分析大量结来区分与缺陷相关和与内在缺陷相关的突破。这种分析采用了类似于用于分析最弱环节断裂的概率计算方法。结可以被视为一个简单的平板电容器，并分为多个并联路径；当网格中最弱的电容器发生击穿时，整个电容器将会失效。基于对金属-氧化物-半导体（MOS）时间依赖性氧化层突破的分析，直到某一电压为止的累计失效电容器数量P可以作为从与缺陷相关突破到与内在缺陷相关突破的转变指标[23]。这些研究主要集中在分析SiO2作为MOS器件的氧化层屏障，而我们的方法则是针对JJ（Junctions）的制备。在两种机制的过渡点，可以推导出导致与缺陷相关突破的临界缺陷密度以及相应的临界电场强度。对于分析，可以从施加的突破电压和晶圆平均氧化层厚度计算电场强度E。然而，只有通过将E绘制在Weibull图中才能看到过渡点（见图6b）。我们发现所有数据的ρ值相当，这与文献[7]一致，进一步证实了这种方法的准确性。在假设缺陷随机分布的情况下，可以使用泊松分布。临界缺陷密度δ可以从找到无缺陷电容器的概率（9）以及转变时的概率[24]中得出。我们的参考TJ样本显示，临界缺陷密度为70 cm?2，随着氧化层厚度的减小而增加（表1）。密度的增加可以归因于氧化层表面粗糙度的增加，尽管随着刻蚀时间的延长，粗糙度的增加幅度高达80，这对于多晶Al薄膜来说是不现实的，因为不同Al晶体方向的刻蚀速率和粗糙度仍然相当[25]。因此，我们得出结论，密度的增加是由于湿法刻蚀诱导的表面陷阱数量增加所致。尽管如此，我们注意到我们测得的结陷阱密度在所有情况下都相对较低（最高仅达到5500个缺陷/cm2）。刻蚀过程中尤其是在TJ中产生的缺陷会对界面均匀性产生负面影响，使得结构不适合量子比特的制备。我们的工作表明，可以使用室温下的电学测量来辨别对低温下量子应用相关的工艺优化和质量参数。缺陷和其他扰动会导致损耗增加，并可能是双能级状态的产生源[26]。

4. 结论
在室温下对各种结进行了表征。结合EELS技术的晶圆尺度电容测量，能够可靠地确定整个200毫米晶圆上结的有效氧化层厚度。从这个分析中，我们发现我们的减法制备方法得到了在整个晶圆上具有相当均匀“平均”氧化层厚度的结，厚度偏差小于3%。这个值对于在整个200毫米晶圆上实现精确的量子比特频率目标尤为重要。此外，通过分析泄漏电流，并考虑电流通过整个结界面的不同贡献，我们能够推断出每个结内氧化层的均匀性。由此，我们确认了我们的湿法刻蚀方法能够非常好地控制氧化层厚度，这对于结区的缩放非常重要。基于对电流-电压特性的详细分析，可以区分结中的不同电荷传输机制。在低电压下，传输是欧姆性的，与氧化层势垒的直接隧穿相关。在较高电压下，可以识别出Fowler–Nordheim隧穿的开始。由于没有检测到中间机制，因此不存在陷阱辅助隧穿过程；即，可以通过等离子体处理和湿化学刻蚀结合来制备高质量氧化层。从直接隧穿机制中，我们可以计算出所有氧化层厚度的隧穿系数k。我们发现k随着氧化层厚度的减小而增加，表明氧化层厚度的化学计量存在梯度。此外，我们还展示了通过对结的突破电压进行详细的统计分析，可以获得关于界面缺陷密度的有价值的晶圆级信息。对于我们的结，我们计算出的缺陷密度范围为70–5500个缺陷/cm2。随着氧化层厚度的减小（刻蚀时间的增加），缺陷密度也随之增加，表明湿法刻蚀参与了缺陷的形成。利用室温下的电学测量在结界面上识别缺陷的能力对于优化超导量子比特的TJ至关重要。我们的研究展示了先进的室温表征技术在提取整个200毫米晶圆上的隧穿结参数及其空间分布方面的价值，这对于工业中超导量子比特制造的工艺监控和优化至关重要。