一种面向超导量子处理器的硬件高效(hardware-efficient) Berkeley门实现

《Scientific Reports》：A hardware-efficient Berkeley gate for superconducting quantum processors

　　

摘要：Berkeley门是一种高性能的两比特纠缠操作(two-qubit entangling operation)，在量子纠错与容错协议中尤具潜力。然而，要在当前含噪中等规模量子(Noisy Intermediate-Scale Quantum, NISQ)处理器上发挥其潜力，需实现高效编译及在真实噪声条件下的鲁棒表现。本研究在超导量子处理器上演示了Berkeley门的硬件高效(hardware-efficient)实现。研究人员利用量子过程层析(Quantum Process Tomography, QPT)实验表征其性能，并将其与无噪声量子模拟器进行对比，以评估其在NISQ时代的实际可靠性。实验测量证实了该门的正确逻辑作用：在真实量子硬件上产生目标部分纠缠态，其子空间限制概率(subspace confinement probability)为Psucchardware≈95.96%，而无噪声量子模拟中为100%。QPT实验结果表明，模拟过程保真度(process fidelity)?processsim=98.23%，而硬件上实验过程保真度为?processhardware=91.76%。研究人员结合器件特有噪声源（包括比特弛豫(relaxation)、退相(dephasing)及态制备与测量(State Preparation And Measurement, SPAM)误差）分析了观测到的差异。本工作为超导硬件上的Berkeley门提供了具体的保真度基准，并量化了真实噪声对非平凡两比特操作的影响，支持其在近期算法与纠错中的应用。

本文解读基于发表于《Scientific Reports》的论文"A hardware-efficient Berkeley gate for superconducting quantum processors"。

研究背景与意义

在基于门(gate-based)的量子计算中，高保真两比特门是两比特纠缠、量子算法实现及量子纠错协议的基本构件。常见两比特门如受控非门(Controlled-NOT, CNOT)、受控Z门(controlled-Z, CZ)及各版本的iSWAP门已在超导transmon量子比特平台上广泛研究。Berkeley门(Berkeley gate, 记作B门)是由Zhang等人提出的区别于CNOT和iSWAP的两比特纠缠原语(two-qubit entangling primitive)，在Weyl腔(Weyl chamber)中位于CNOT类(π/4,0,0)与iSWAP类(π/4,π/4,0)之间的(π/4,π/8,0)处，属完美纠缠子(perfect entangler)。理论上任意两比特幺正矩阵可用仅两个Berkeley门配合单比特旋转实现，达至两比特门数最少，且在具有XX+YY型交换相互作用(exchange-type interaction, ?=2X?X+Y?Y)的体系中可通过自由演化直接生成，耗时短于由同类相互作用编译出的CNOT，有望降低线路深度与退相干影响。然而此前缺乏在真实超导量子处理器上的实验实现与系统性表征。当前NISQ器件受限于相干时间(T₁、T₂)、两比特门错误率及SPAM误差，非标准门的实际可行性需经实验验证。为此，研究人员在IBM superconducting quantum processor (ibm_nairobi)上实现了Berkeley门的硬件高效分解，并通过直接态测量与完整量子过程层析(Quantum Process Tomography, QPT)对其性能进行基准测试与误差分析，为Berkeley门在近期的量子算法与纠错中应用提供实验依据。

主要关键技术方法

研究人员选用IBM Quantum七比特固定频率transmon器件ibm_nairobi，原生门集(native gate set)为{ID, R_Z(θ), √X, X, CNOT}，选取相邻耦合的比特对Q₀–Q₁。将Berkeley门分解为只含两个CNOT门及若干单比特R_Z与√X门的线路（无脉冲级优化，直接使用原生门编译）。功能验证：以|00?初态输入Berkeley门线路，13000次测量(shots)获取计算基分布，对比无噪声qasm_simulator结果，计算子空间成功概率P_succ=p_|00?+p_|11?。完整表征：采用基于Choi矩阵的QPT——制备Pauli基{I,X,Y}^?2全部输入态，对每个输出做全态层析(Pauli基测量)，4000 shots/测量设置，重建χ过程矩阵，计算与理想Berkeley门的过程保真度(process fidelity) ?_process=Tr[χ_ideal^?χ_exp]。同步在无噪声模拟器运行相同流程作基线对照。结合器件校准参数(T₁, T₂, 读出错误, CNOT错误率)分析保真度下降来源。

研究结果

Background — The Berkeley Gate

研究人员介绍Berkeley门定义：由哈密顿量?=2X?X+Y?Y经t=π/8时间演化得到U^B=exp(iπ/8·(2X?X+Y?Y))，给出计算基下4×4幺正矩阵形式。指出其理论优势——任意两比特幺正可用两个B门加单比特旋转合成（两比特门数最小），XX+YY耦合体系中可直接由哈密顿量演化生成且时间较编译CNOT短。Weyl坐标(π/4,π/8,0)确认其为完美纠缠子且不等价于CNOT/CZ/iSWAP，具中间纠缠特征。

Background — Geometric Representation in the Weyl Chamber

研究人员借Weyl腔几何框架说明两比特门按局域等价分类，Berkeley门位于CNOT类与iSWAP类连线边缘，直观表明其纠缠能力与介于两者间的交互特性，支撑其在具各向异性交换相互作用(anisotropic exchange interaction)体系（含超导transmon及量子点等）中可实现性。

Methods — Hardware-Efficient Decomposition

研究人员给出Berkeley门在目标硬件上只用两个CNOT门加R_Z、√X单比特门的分解线路（附线路图），强调比一般两比特幺正Kraus–Cirac分解所需最多三个CNOT更少，降低线路深度及对退相干与两比特门错误的敏感度。线路平台无关，此处直接映射至ibm_nairobi相邻比特Q₀–Q₁，未做脉冲层级优化。

Methods — Direct State Measurements

研究人员以初态|00?通过Berkeley门线路，理论应输出部分纠缠态cos(π/8)|00?+i sin(π/8)|11?（|00?≈85.4%，|11?≈14.6%）。模拟器测得|00?=85.2%、|11?=14.8%，无非目标态泄漏；硬件测得|00?=83.6%、|11?=12.4%、|01?=2.2%、|10?=1.8%。子空间成功概率P_succ^sim=100.0%，P_succ^hardware≈95.96%。结论：Berkeley门在硬件上正确执行逻辑功能，输出主要限制在目标子空间{|00?,|11?}，约4%非目标态布居来自退相干与门误差，轻微|00?占比偏移符合振幅阻尼(amplitude damping, T₁)预期。

Methods — Complete Gate Characterization (QPT)

研究人员执行标准QPT（Choi矩阵重构法）：制备Pauli基?2输入态→Berkeley门线路→Pauli基测输出态→重建χ矩阵→计算?_process。模拟器?_process^sim=98.23%（微小偏差来自有限采样），硬件?_process^exp=91.76%。过程矩阵图显示硬件结果保留理想Berkeley门主体结构但非对角元增大、主元对比度降低，反映退相干与控制误差。研究人员指出QPT含SPAM误差致保真度为保守下界，真正门保真度可用interleaved randomized benchmarking或cycle benchmarking获SPAM无关估计。结论：尽管含SPAM贡献使保真度偏保守，实验过程保真度仍>90%，验证硬件高效分解策略有效性及Berkeley门作为非标准两比特原语在NISQ硬件上具较高可实现性。

Results and Discussion — Hardware Implementation Efficiency

同Direct State Measurements结果复述：模拟与理论预测吻合验证分解正确；硬件出现~4%泄漏至|01?,|10?但P_succ^exp=95.96%，说明逻辑功能正确且输出主要被约束于预期子空间。

Results and Discussion — Experimental Quantum Process Fidelity

同QPT结果复述：?_process^sim=98.23%，?_process^exp=91.76%，硬件相对模拟降约6.47百分点。此降幅为器件噪声累积效应，即便如此>90%保真度证明非标准两比特门可在当期NISQ器件上较精确实现。过程矩阵可视化佐证结论。

Results and Discussion — Analysis of Hardware Performance

研究人员结合ibm_nairobi校准数据分析误差来源：(1) 相干限制——所用Q₀(T₁=80.78 μs, T₂=30.70 μs)、Q₁(T₁=127.35 μs, T₂=105.23 μs)，有限门时间引入退相干；(2) 两比特门误差——分解用两个CNOT，典型单CNOT错约1–3%，为主要误差源；(3) SPAM误差——Q₀读出错2.25%(P(0|1)≈3.7%, P(1|0)≈1.5%)，Q₁读出错2.63%，致层析数据系统偏差。硬件出现4.04%非目标态布居与此一致。结论：两CNOT分解最小化线路深度从而压制误差累积，实验保真度与同期标准两比特门基准相当，Berkeley门是近-term量子算法中可行替代纠缠原语；强调协同设计(co-design)——依硬件特性优化门选择与分解——对NISQ性能最大化至关重要。

讨论与结论翻译总结

研究人员总结：通过在超导量子处理器上实验实现并借助QPT表征，Berkeley门达实验过程保真度?_process=0.9176（较模拟值0.9822降约6.5%），证实NISQ硬件实现非标准两比特操作的能力与局限。Berkeley门仅需两个CNOT分解（少于一般任意两比特幺正所需三个），减小线路深度与退相干/门错累积敏感性，计算基测量子空间限制概率达95.96%。保真度下降符合标定器件限制（有限T₁/T₂、CNOT错误、SPAM），约4%非目标态布居及输出态布居偏移进一步佐证噪声机制。脉冲级优化、动态解耦(dynamical decoupling)及高级纠错缓解(error mitigation)可进一步提升性能；Berkeley门高效可分解性使其适合纳入需替代纠缠相互作用的大型量子线路。本工作建立Berkeley门保真度基准并详析误差机制，扩充NISQ器件可用量子门工具集，表明针对目标硬件特性的协同设计(compilation co-design)是提升超导量子处理器计算能力的必要途径。