III-V族薄膜( Membrane )光电探测器与横向p–i–n结在外延硅基绝缘体(SOI)波导平台上的外延集成

《Laser & Photonics Reviews》：Epitaxial Integration of III–V Membrane Photodetectors With Lateral p–i–n Junctions on the Silicon-On-Insulator Waveguide Platform

　　

摘要：III-V族薄膜(Membrane)集成在推进硅(Si)光子学方面展现出巨大前景。本研究报道了通过横向面内(in-plane)原位掺杂、在单次外延步骤中实现的横向p–i–n InP/InGaAs薄膜光电探测器(PD)，其在外延生长于硅上的垂直构型中复现了异质键合(heterogeneous bonding)中所用的几何结构。该薄膜PD采用单一外延步骤通过面内原位掺杂制备。器件(长度10 μm)显示低于200 nA的暗电流、24 GHz的小信号3 dB带宽，以及在50 Gb/s下清晰的不归零开关键控(NRZ-OOK)眼图，60 Gb/s下仍可测得眼图。通过外延方式再现键合的垂直III–V/Si堆叠结构，此处针对PD所演示的方法可扩展至未来的混合Si腔器件实现(如混合III–V/Si激光器)，纳入单片外延III–V/Si平台之中。

基于隧道外延在SOI平台上单片集成横向p–i–n InP/InGaAs薄膜光电探测器的研究解读

硅光子学是下一代光互连、宽带传感及量子光子学的重要平台，硅基绝缘体(Silicon-On-Insulator, SOI)凭借低损耗无源器件、高折射率对比度和CMOS兼容性被广泛开发。然而硅为间接带隙且在波长大于1.1 μm时透明，无法实现片上通信波段发光与探测，因而需在SOI上集成III-V族或锗(Ge)材料。目前SOI上通信波段光探测主要采用外延Ge PD，通过垂直倏逝耦合(evanescent coupling)从Si波导向Ge吸收层耦合，但受Ge/Si晶格失配限制需足够厚度保证外延质量，传统垂直p–i–n Ge PD常面临载流子渡越时间(transit time)与RC延迟难以兼顾的问题。已有III-V族PD通过 blanket外延或高深宽比陷阱(Aspect-Ratio Trapping, ART)选择性外延纳米脊(nano-ridge)实现于Si上，但体积较大通常带宽限于GHz量级且波导耦合效率低；近期横向生长的III-V族纳米线PD虽有高速表现且可实现面内对接耦合(butt-coupling)，但未提供类似于Ge/Si PD及异质键合III-V/Si的垂直堆叠构型，无法利用垂直耦合至Si波导带来的器件优势。异质键合(heterogeneous bonding/微转印micro-transfer printing)可实现垂直对齐的III-V/Si堆叠，支持高效倏逝耦合及与低损耗大尺寸Si腔相互作用，用于混合III-V/Si激光器、调制器及PD，近年还发展出通过同样键合方式集成的亚微米InP薄膜光子学(membrane photonics)。但此前一直缺乏能提供与此相当的垂直III-V/Si集成构型的SOI器件层上外延路线。本文即填补该空白，通过隧道外延(tunnel epitaxy)在SOI器件层上形成大面积无缺陷界面InP/InGaAs薄膜，镜像键合式垂直III-V/Si几何结构，演示单片外延集成的横向p–i–n InP/InGaAs薄膜光电探测器(PD)，研究成果发表于《Laser & Photonics Reviews》。

主要关键技术方法：

研究人员选用标准SOI晶圆(器件层及后续III-V薄膜均340 nm厚)，通过非晶硅(a-Si)牺牲层与四甲基氢氧化铵(Tetramethylammonium Hydroxide, TMAH)湿法刻蚀在SOI器件层形成Si V形槽(V-groove)，利用晶体Si表面原生氧化层作TMAH刻蚀停止层精确控制形貌；顶部SiO₂包层经化学机械抛光(CMP)控制厚度以决定后续外延III-V薄膜厚度。采用隧道外延工艺先在V形槽内优化生长InP籽晶层(seed layer)，再同一次外延运行中在Si波导层上方横向外延生长n–i(InGaAs本征吸收层)–p掺杂InP/InGaAs薄膜(膜内n-InP掺杂≈5×10¹⁸cm^?3，i区含薄层未掺杂InP与i-In_0.53Ga_0.47As吸收层，p-InGaAs掺杂≈1×10¹⁹cm^?3，InGaAs气相In/(In+Ga)=53%)。制作时先用电感耦合等离子体(Inductively Coupled Plasma, ICP)干法刻蚀去除顶部SiN层露出III-V薄膜，n区电子束蒸发沉积GeAu/Ni/Au(100/28/200 nm)，p区沉积Ti/Pt/Au(10/20/400 nm)，氮气氛围385℃快速热退火5 min形成欧姆接触，制备长5 μm与10 μm两种器件。电学及光响应测试使用源表进行暗电流–电压(I–V)扫描，1550 nm与1310 nm连续光(CW)照射测光响应与光暗电流比；小信号带宽采用光波元件分析仪(Lightwave Component Analyzer, LCA)施加1550 nm小信号强度调制，RF探针引出经偏置三通(bias-tee)分离DC/RF，RF经宽带放大器入矢量网络分析仪(Keysight PNA N5222B)；眼图测试采用伪随机码序列(Pseudo-Random Bit Sequence, PRBS)不归零开关键控(Non-Return-to-Zero On–Off Keying, NRZ-OOK)格式驱动马赫–曾德尔调制器(Mach–Zehnder Modulator, MZM)调制1550 nm CW激光，RF探针收集PD光电流经偏置三通入高速采样示波器记录眼图，部分辅以前馈均衡(Feed-Forward Equalization, FFE)；另用三维时域有限差分(Three-Dimensional Finite-Difference Time-Domain, 3D FDTD, Lumerical)仿真含20 nm SiN间隔层的SOI波导与III-V薄膜耦合及吸收效率。

研究结果：

2.1 Device Design, Growth and Fabrication（器件设计、生长与制备）

研究人员给出含体相(bulk)InGaAs吸收层的横向p–i–n InP/InGaAs薄膜PD截面示意图，光学显微镜显示外延后薄膜表面形貌良好，截面的扫描透射电子显微镜(Scanning Transmission Electron Microscope, STEM)及相应能谱(Energy-Dispersive X-ray Spectroscopy, EDX)元素映射证实膜内横向异质结形成。三维示意图与俯视扫描电镜(Scanning Electron Microscope, SEM)图像显示III-V薄膜与下方Si层均为340 nm厚形成对称堆叠，本征InGaAs吸收区横向宽度约350 nm，制备5 μm与10 μm长器件。结论是单次外延通过面内原位掺杂成功实现大面积III-V薄膜在SOI上的隧道外延生长及横向p–i–n结器件加工。

2.2 DC and High-Speed Response（直流与高速响应）

暗电流–电压测试表明5 μm器件在?0.5 V反向偏压下暗电流低于100 nA，10 μm器件低于200 nA，?1 V下5 μm器件仍低于100 nA；光照下两尺寸器件在1550 nm均有明显光响应，10 μm器件在0.6 mW入射功率时光暗电流比超两个数量级，估算响应度约0.56 A/W(10 μm)与0.34 A/W(5 μm)；同功率下1310 nm光电流约为1550 nm的1.7倍，符合In_0.53Ga_0.47As在O波段更高吸收系数。小信号频率响应测得5 μm与10 μm器件3 dB带宽分别为24 GHz与23 GHz，表明带宽主要取决于载流子漂移方向InGaAs吸收层厚度(x方向)而非器件长度与膜厚(y、z方向)，属载流子渡越时间限制(transit-time-limited)而非RC限制 regime。眼图测试在50 Gb/s NRZ-OOK获清晰张开眼图(信噪比SNR=5.4@50 Gb/s)，60 Gb/s无FFE眼图张开减小(SNR=3.1)，施加FFE可在60 Gb/s及70 Gb/s获可辨眼图，与24 GHz带宽对应~2f_3dB≈48 Gb/s数据率相符。FDTD仿真显示含20 nm SiN间隔层时10 μm长器件InGaAs层可吸收94.7%传播光功率，证明未来可与Si波导实现高效倏逝耦合。结论：该薄膜PD具低暗电流、较高响应度、24 GHz级带宽及50 Gb/s以上数据接收能力，且几何构型支持与SOI波导垂直倏逝耦合。

总结讨论（结论部分翻译）：

综上所述，研究人员提出了一种隧道外延集成平台，并在实验上演示了SOI器件层上的InP/InGaAs薄膜PD。器件采用单次外延步骤形成的横向p–i–n结，制备了有源区长度为5 μm与10 μm的器件。对于10 μm器件，测得暗电流低于200 nA、小信号3 dB带宽23 GHz，以及NRZ-OOK数据接收速率达50 Gb/s。与现有III-V-on-Si外延方法不同，该方法在SOI器件层上产生垂直、无缝的III-V/Si堆叠。此几何结构支持与Si波导的高效倏逝耦合，且重要的是与异质键合平台中广泛使用的混合III-V/Si器件配置保持一致。因此，该平台可在单片外延集成框架内沿用成熟的混合器件版图。研究人员预期，通过持续优化工艺及协同设计薄膜/Si厚度与横向结尺寸，将进一步提升探测器性能指标，并扩展同一III-V/Si平台上可实现的有源器件种类。