综述：探测器阵列芯片的堆叠架构与互连技术演进

《Electronics》：Evolution of Stack Architecture and Interconnect Technology for Detector Array Chips

　　

探测器阵列芯片可用于捕获脉冲辐射场的瞬态时空信号，主要由光电阵列探测器和读出电路组成。然而，用于连接探测器与读出电路的金属引线间距较大，易引入额外延迟，导致芯片响应性能下降，无法满足超快探测信号的同步传输目标。近年来，三维互连技术的快速发展使芯片能够实现更短的互连间距、更小的寄生参数与更短的延迟时间，从而提升系统响应性能。采用三维互连集成的探测器阵列芯片相较于传统平面架构，具有信号互连传输速度快、带宽高、工艺兼容性好及功能可扩展等优势，同时存在一定局限与挑战。因此，本文主要综述探测器阵列芯片堆叠架构的演进特征、工艺发展及纳秒级传输集成挑战，将三者纳入统一框架，为实现集成式纳秒级探测器阵列芯片提供解决方案，进而推动该类芯片在脉冲辐射场诊断技术中的应用。研究人员首先指出，探测器阵列芯片的响应时间精度可达纳秒甚至皮秒量级，读出电路的信号传输时间精度通常为纳秒量级，但二者间的互连线受应用场景与连接方式限制会引入额外延迟，进而导致芯片响应时间延长与信号完整性下降。现有平面架构方案通常难以实现“响应-传输-读出”三级纳秒级时间精度，尤其是数十纳秒量级的互连传输。为突破互连瓶颈，三维堆叠集成技术成为主流解决方案，可通过堆叠架构与集成实现探测器、互连线与读出电路更快的时间响应精度。当前主流集成方式分为混合集成与单片集成：单片集成属于前道工艺，具有芯片面积小、寄生参数小、信号互连传输速度快的优势，缺点是整体设计复杂、成本高、周期长；混合集成属于后道工艺，优势是成本低、周期短、工艺兼容性好、灵活度高，缺点是芯片体积大、信号延迟较高。尽管集成路径存在差异，但两类架构的演进趋势与工艺方法高度相似，均依赖CMOS兼容工艺实现探测器与读出电路的集成，并通过三维堆叠技术优化互连线，提升芯片信号互连传输能力。超快探测要求在极短时间内完成像素信号的读出与转换，其空间与时间分辨率受功耗、热管理等多方面因素影响，读出与转换速度越快，对芯片工作频率与高速模数转换器(ADC)的设计要求越高，功耗也会显著上升。现有研究已验证三维互连在芯片间信号传输中的优越性并解决了互连延迟问题，但仍缺乏对集成架构演进特征、工艺发展及纳秒级传输挑战的系统总结与对比。虽有综述聚焦集成图像传感器的发展，但多集中于架构与电路设计，未从集成工艺细节与芯片间纳秒级信号传输协同的角度开展系统研究，同时针对纳秒级传输需求下不同集成架构的工艺与损耗等关键问题仍缺乏统一解决方案框架。因此，研究人员将堆叠架构演进特征、三维互连工艺与纳秒信号传输挑战纳入统一框架，为高时空分辨率诊断系统提供技术路线，重点讨论探测器阵列芯片的堆叠架构演进、工艺发展与纳秒级传输集成挑战，整体结构安排如下：第一部分系统调研以图像传感器与硅光电倍增管(SiPM)探测器为代表的探测器阵列芯片堆叠架构演进与特征；第二部分重点分析三维互连技术的发展现状及纳秒级传输的应用可行性；第三部分深入剖析纳秒级阵列探测目标下的架构对比、理论计算与协同设计挑战；第四部分总结全文并展望未来研究方向，旨在从架构演进与信号传输协同的角度填补现有文献空白，为实现集成式纳秒级探测器阵列芯片提供技术路线与工艺支撑。

探测器阵列芯片的堆叠架构演进

随着高空间时间分辨率、高数据传输能力与芯片集成需求的提升，传统平面集成架构下探测器阵列芯片的探测单元与处理电路之间的互连瓶颈问题日益凸显，时序响应、像素密度、数据读出速率与功能扩展逐渐逼近物理极限。为突破上述瓶颈，三维堆叠集成技术凭借独特的三维互连优势成为新一代探测器阵列芯片的核心发展趋势，通过硅通孔(TSV)、凸块与键合工艺将光电探测、高速读出电路、存储单元与逻辑处理单元垂直集成，在系统集成、数据带宽与能效比方面实现创新，逐步以“感知-存储-处理”协同架构为核心实现系统逻辑与物理层面的集成，进而提升系统探测精度。图像传感器与SiPM探测器是获取脉冲辐射场瞬态时空信号的代表性器件，二者均由阵列探测器与读出电路组成，可有效对比其集成架构与工艺的异同，对纳秒级同级传输的研究与应用具有重要参考价值。集成阵列探测示意图中，左侧为二维平面集成架构，各电路模块按功能分区与空间位置排布于同一平面；右侧为三维堆叠集成架构的初步形态，阵列探测模块位于顶层，其余功能模块集成于底层，二者通过三维互连线实现垂直电连接，该结构不仅有效缩短了模块间互连距离、降低了信号传输延迟与寄生效应，还显著压缩了芯片平面面积，有利于提升集成度与系统性能。

混合集成图像传感器架构的演进趋势

近年来，图像传感器的结构设计经历了前照式、背照式到三维集成式的显著演变。前照式结构的入射光需穿过金属互连层与微透镜才能到达光电二极管，量子效率与像素尺寸受限。为突破这一限制，背照式结构将芯片翻转并减薄衬底，使光线直接从背面入射至光电二极管，显著提升了量子效率与微透镜设计自由度。但由于其像素光电二极管与逻辑电路处于同一晶圆层，无法独立优化像素尺寸与逻辑电路能效的兼容性，且金属布线耦合至像素层的噪声较大，因此三维集成图像传感器应运而生，其中CMOS图像传感器(CIS)与单光子雪崩二极管(SPAD)图像传感器是最具代表性的器件。

CIS三维堆叠架构的演进过程与对应工艺细节显示，2013年索尼率先采用TSV技术成功实现背照式CIS中像素感光层与逻辑电路层的垂直堆叠，像素层采用90 nm CIS工艺制备，逻辑层采用65 nm工艺制备，顶层（像素层）集成像素阵列、源极跟随器、行驱动电路与模数转换比较器，底层（逻辑层）容纳剩余数字控制与信号处理电路，二者通过位于行/列驱动器旁的TSV实现高速互连，TSV数量与行列控制信号数量相近；该芯片尺寸为1/4英寸，像素尺寸1.12×1.12 μm²，有效像素分辨率800万，全分辨率下可实现30 fps实时输出，典型工况功耗185 mW，该架构将ADC置于像素阵列旁，TSV有效隔离了逻辑层与像素层，可减少模拟信号传输距离与多层金属布线对像素层的噪声干扰。2015年索尼采用双列ADC架构开发出支持动静双模输出的低噪声高速CIS，通过三维集成技术在芯片底部嵌入ADC层，在不改变芯片面积的前提下显著提升数据吞吐量；芯片尺寸1/2.7英寸，像素尺寸1.43×1.43 μm²，静态有效像素分辨率1600万，动态有效像素分辨率在60 fps下达4亿，该架构的特征趋势是像素层与芯片顶层分离、ADC数量增加，可有效降低衬底对像素的串扰与暗电流，提升满阱容量(FWC)与读出速度。2016年索尼通过TSV与Cu-Cu键合的三维堆叠工艺开发出新一代背照式CIS，采用4 μm间距Cu-Cu键合互连并通过背沟道工艺实现，芯片尺寸1/2.6英寸，像素尺寸1.0×1.0 μm²，分辨率2250万有效像素，键合界面包含300万个无界面缺陷的Cu-Cu互连点；该架构的特征是Cu-Cu键合缩短了像素层与逻辑层的信号互连传输距离，并集成了用于图像处理的ISP电路，可在缩小像素尺寸、提升像素分辨率的同时扩展CIS功能，至此CIS互连工艺逐步向Cu-Cu键合转变，功能集成逐步延伸至“感知-处理”。2017年索尼设计并实现了三层堆叠帧存储3L-BI-CIS集成存储DRAM，具备内部数据高速读出与外部可访问接口高速传输的特征，可实现CIS的高帧率输出；芯片顶层（像素阵列）采用90 nm CMOS工艺，中间层（DRAM）采用30 nm DRAM工艺，逻辑衬底层（数据处理）采用40 nm逻辑工艺，相邻层通过TSV互连，三层功能层面积相同；芯片尺寸1/2.3英寸，像素尺寸1.22×1.22 μm²，有效像素分辨率1900万，DRAM容量1 Gb，可实现1900万像素120 fps速度读出，支持960 fps慢动作视频录制，该架构的三层芯片功能层划分清晰、面积相等、工艺兼容，可通过TSV有效实现功能扩展与帧率提升，达成CIS的“感知-存储”能力。

CIS三维堆叠架构的工艺呈现以下趋势：一是功能层向多层化发展且像素层位于顶层；二是电路结构组成中ADC呈并行多列布局；三是互连线上实现高质量Cu-Cu多互连；四是功能扩展中实现感知、存储与计算的集成，该趋势特征在其他文献中也得到了相互验证。

SPAD图像传感器的成像原理不同于基于光电二极管阵列光电效应的CIS，其基于单光子雪崩二极管阵列的盖革模式光子计数成像，通常由探测器阵列、淬灭电路与读出电路组成，结构较CIS更复杂，但其集成架构演进与CIS具有相似性，均通过键合等互连工艺将SPAD感光层与逻辑处理层集成，突破了传统前照式平面SPAD图像传感器填充因子小、暗计数率高、光子探测效率低的问题。2015年Pavia J M等人采用CMOS 130 nm工艺实现了新型堆叠线性阵列SPAD图像传感器，芯片SPAD阵列位于顶层，逻辑电路层位于底层，界面层通过4 μm间距的直接键合实现，中部通过直径1.2 μm的TSV连接至底层；整体像素阵列为1×400，芯片尺寸0.77×5 mm²，略大于CIS，但填充因子达23.3%，光子探测效率为12%。SPAD像素尺寸与填充因子呈正相关，尺寸越大填充因子越高，图像信噪比越好，但尺寸过大会导致分辨率与响应速度下降，因此SPAD图像传感器逐渐基于应用场景差异进行折中优化，持续向更小像素间距与更大阵列尺寸方向发展，并逐步集成计算等功能。2024年中国科学院Wang Z等人采用三维堆叠架构与微透镜技术设计并实现了面向弱光成像的SPAD图像传感器，芯片顶层SPAD阵列采用180 nm工艺实现，底层像素电路等模块采用130 nm工艺实现，二者通过Cu-Cu混合键合实现像素级垂直连接，IO信号通过混合键合与TSV从顶层输出；整体像素阵列64×128，像素尺寸21×21 μm²，芯片填充因子高达38%，暗计数率为41.5 cps，具备优异的弱光成像(6×10^-4lux)性能，完全实现了集成感知、存储与计算的优势。简言之，SPAD图像传感器的三维架构演进趋势与CIS本质相同，多以混合集成方式实现，具备背照式三维堆叠与键合互连工艺的优势，呈现像素间距逐步减小、性能突出的共性，但受原理与应用场景差异影响，二者在技术细节上存在区别：一是SPAD图像传感器的前照式结构在光电探测效率与波长响应上优于背照式结构，采用双像素结构提升动态范围；二是受探测器阵列面积限制，SPAD图像传感器的集成尺寸大于CIS，有助于实现高填充因子、低串扰的单光子探测阵列，但分辨率受限。SPAD图像传感器的堆叠架构与应用显示，其像素面积大于其他电路结构，因此实际设计中必须充分考虑其结构分布对响应速度的影响。

混合集成图像传感器可按堆叠架构与互连的差异分类：第一类为探测器与读出电路分离堆叠，二者属于不同芯片或晶圆，采用TSV、再分布层(RDL)、凸块与键合等混合工艺，按照顶层像素阵列、中间硅中间层、底层逻辑处理芯片的架构实现堆叠，可支持高动态范围与智能图像处理，适用于三星ISOCELL HP系列HP2-200MP等高端移动设备与机器视觉系统；第二类为探测器与读出电路的Cu-Cu互连堆叠，芯片或晶圆尺寸匹配，互连线位于芯片周边或中部，主要以直线方式连接，互连尺寸约1 μm，可基于Cu-Cu键合等工艺垂直集成像素层、DRAM缓冲层与逻辑处理层，实现超高帧率与智能图像处理，例如索尼Exmor RS系列传感器IMX989-50.3MP；第三类为在读出电路芯片上生长探测器，该方法无需TSV与键合互连等工艺，可直接在CMOS读出电路上方生长二硫化钼(MoS₂)光电探测器，具备宽带光响应特性，支持柔性超薄成像系统。

单片集成光电探测器架构的演进趋势

SiPM的基本探测单元同样为SPAD，但结构与信号读出方式与SPAD图像传感器不同，是由多个SPAD单元并联组成的宏像素，所有微单元的输出电流在内部直接求和并从同一端口输出。与混合集成图像传感器不同，SiPM的探测阵列与读出电路受益于同工艺与同材料，以单片集成方式实现芯片设计与加工。2014年E. Charbon等人报道了全球首款三维集成背照式SiPM，芯片采用双层CMOS 130 nm工艺制备，顶层为双4×200线性SPAD阵列，底层为2×100时间数字转换器(TDC)，中间通过Cu-Cu键合与TSV实现连接；芯片尺寸47×64 mm²，在725 nm处光子探测效率为11%，室温下暗计数率为1 kHz，该设计有效将分立器件拆分集成，实现了面积小、寄生参数小、响应快的单片集成光电探测器。随着探测器与三维互连工艺的发展，单片集成光电探测器在低延迟、高响应、快传输方面展现出独特优势，可实现比混合集成更短的互连线，但其架构演进趋势仍遵循分层堆叠与芯片间互连的规律，仅将互连线从前道通孔互连线改为版图金属线。2024年Li M等人采用互补双极标准工艺集成探测器与信号处理电路，前级单元为SPAD阵列，后级为放大器与逻辑处理电路；芯片峰值响应为0.462 A/W，传输延迟小于41.8 ns，数据输出速率最高达12 Mbd，通过单片集成将各功能模块纳入同一工艺设计，有效解决了光电探测器与标准工艺兼容性要求高、单片集成与工艺技术集成难度大的问题。

集成结构特征与挑战

图像传感器与SiPM探测器均可采用分层三维堆叠架构实现性能突破：CIS通过堆叠倒装像素层与读出电路有效提升量子效率与动态范围，目标是平面架构的优化，主要通过TSV实现高密度互连；SPAD图像传感器通过阵列层与逻辑电路垂直堆叠提升填充因子与探测效率，目标是架构重构，主要通过键合实现高密度连接；SiPM探测器通过模块的分层堆叠或逻辑级联有效提升响应度，主要通过Cu-Cu键合、TSV与版图金属线实现连接。实际架构设计会根据应用场景与制造工艺的差异进行有效映射，但单位互连成本较高。相比之下，单片集成需要多材料体系、电源网络与热预算的协同，制造复杂度高、可扩展性弱，难以独立升级单个功能模块，整体集成受缺陷密度与热应力积累限制，典型良率低于混合集成，但单片集成在单位面积成本上具有优势。因此，混合集成适用于成本敏感、需要快速迭代的场景，单片集成适用于追求极致集成度与低功耗的高端应用。在现有前端探测阵列与后端读出电路芯片的背景下，分立探测器阵列芯片的集成需要综合考虑探测器结构、互连工艺方法、工艺可行性与性能可测性等多方面因素。

阵列探测成像的互连工艺发展

三维互连技术是突破高端芯片高算力、高带宽、低功耗、低延迟瓶颈的关键技术，也是集成电路发展后摩尔时代的显著特征，通过缩短互连尺度、减小芯片体积提升信号互连传输性能，进而实现多材料、多工艺配置下芯片的功能集成、性能提升、成本降低与效率提高。根据三维互连工艺在工艺尺度上的位置，可分为垂直、水平与界面三个方向：垂直方向主要为通孔，包括硅通孔(TSV)、玻璃通孔(TGV)等；水平方向主要为再分布层(RDL)与桥接结构；界面方向主要为凸块与键合等。三维互连与通孔工艺示意图展示了三维互连工艺的位置与功能，例如TSV作为垂直互连线，可通过RDL优化IO位置，实现芯片的紧密集成，现有集成芯片多采用多种三维互连工艺组合实现。

垂直通孔

TSV与TGV是最常见的两种通孔结构，通过对硅/玻璃中间层刻蚀形成通孔并在孔内沉积铜等互连金属实现垂直互连。关键参数深宽比主要受工艺方法、通孔结构与形貌限制，直接影响芯片集成密度与电学性能。通孔结构主要包括单端结构、同轴结构、差分结构与屏蔽差分结构：单端结构的信号互连传输依赖公共回流路径，易产生电磁辐射，一般适用于低频低速场景，是最常见的通孔结构；同轴结构辐射发射低、寄生电感小、阻抗匹配好，适用于高频电磁干扰敏感场景；差分结构共模噪声小、版图面积大，适用于高速数字信号互连传输；屏蔽差分结构的信号互连传输性能最优，但寄生电容大、版图面积大，适用于超高数速信号互连传输与三维高密度互连。通孔形貌主要包括圆柱形、四边形、沙漏形与圆锥形，其中圆柱形通孔是TSV的主流实现形式，圆锥形通孔广泛应用于TGV。

当前TSV常规深宽比范围为1:1至20:1，其中10:1为工业基线，孔径更小、深宽比更高的通孔常用于对互连密度要求更高的高带宽存储器芯片与内核。随着人工智能与高性能计算对更高电流与更好散热的严苛要求，TSV技术正从“更高深宽比”向“更大直径”范式转变。为实现TSV的进一步发展与实用化，各研究单位聚焦于高质量无缺陷高深宽比TSV(HAR-TSV)工艺的实现，其中Xiong Z等人通过预润湿优化方法成功制备了深宽比10:1、直径1 μm的TSV阵列，有助于实现小尺寸TSV的无孔洞超填充；Li K等人基于新型DMP-II电镀方法成功制备了尺寸3.0 μm×45 μm、深宽比15:1的无孔洞填充TSV，有助于实现超高深宽比的无孔洞填充TSV；Ni Z等人通过金属化填充湿法工艺成功制备了4 μm×50 μm的无缺陷TSV，验证了湿法工艺在无缺陷填充方面的优势；Jiao B等人制备了尺寸5.32 μm×108.2 μm、深宽比20.3:1、阵列尺寸640×512的空心钨结构TSV，可有效改善热应力；Jiang H等人通过电子束诱导沉积制备了直径150 nm、深宽比9.25:1的TSV；Fukushima T等人实现了直径0.8 μm、深度15 μm的纳米阵列，结果有效证明了纳米孔尺度的到来。目前类似工艺仅局限于实验室研发，尚未大规模投入市场，但Wang J等人预测，随着纳米工艺节点的推进，到2030年TSV的直径与间距有望进一步缩小，当通孔尺寸逐步与工艺尺寸重叠时，新的生产设计方法将实现创新。

TGV由于热膨胀系数低、化学稳定性好的独特优势，可实现比TSV更大的深宽比。Andriukaitis D等人结合飞秒激光GHz脉冲与光束形成了孔径小于1 μm、深宽比大于500:1的TGV；厦门云天半导体采用超快激光形成了深度520 μm、直径7 μm的TGV，对应深宽比520:7即70:1；但玻璃质脆易开裂，Stpak等人采用超快激光制备了孔径小于50 μm、深宽比24:1的TGV，其提出的重复脉冲工艺可实现0.95 mm大深度、小缺陷盲孔且无裂纹，为后期实现无裂纹、更高深宽比、更小通孔提供了可能。通孔结构的可靠性与信号完整性高度依赖高质量的金属填充，虽然铜与锡作为传统填充材料被广泛应用，但仍面临填充缺陷、热机械应力与高频损耗等挑战。为此，研究人员致力于通过工艺优化与引入新型复合材料提升填充质量，以实现低孔隙率、高热导率/电导率与低传输损耗的目标，Vandana Boora等人采用多壁碳纳米管(MWCNTs)与铜的复合结构作为同轴通孔的内外层填充材料以降低信号插入损耗，为高密度互连设计提供了新思路。

水平再布线层与桥接

RDL是一种通过金属布线层将芯片输入/输出(I/O)焊盘位置从原始区域重新分布到芯片表面指定位置的关键互连技术，通过改变焊盘布局为芯片重新布局与不同芯片间互连提供灵活性，其实现策略主要包括半加成法与减成法。RDL结构的关键参数为线宽/线间距(L/S)，当前主流工艺尺寸为微米量级（约2 μm），且呈现持续微型化的趋势，在先进封装应用中，RDL的L/S已进入亚微米级别，逐步接近晶圆制造工艺的特征尺寸。Pinho N等人通过全功能半加成法实现了L/S=1000 nm的RDL堆叠，并叠加了L/S=1600 nm的RDL。当RDL与功能层结构分离实现多层叠加时，通常被描述为“RDL中介层”，由RDL布线层与绝缘介质层两部分组成，是以提供高性能RDL为核心功能的物理中间层基板，主要用于高性能计算。背面BS-RDL与柱悬桥(PSB)是基于RDL、随应用场景升级迭代更新的两种RDL结构：BS-RDL将再分布层布局在结构背面，主要用于增强背面散热的场景，可提升整体系统的有效散热能力与高可靠性；PSB是日本芯粒集成平台联盟基于RDL开发的层叠RDL结构，这种可扩展结构是满足芯片间高通道数据传输能力的强力解决方案，可实现不低于10 Gb/s的传输速率。由于RDL结构在多层层叠应用中易因热机械应力导致芯片翘曲，诱发电迁移或应力迁移，直接影响互连可靠性与信号互连传输特性，为优化RDL设计、规避上述风险，研究人员开发了协同优化算法或采用工艺设计套件(PDK)进行参数预测。Xu J等人开发了专用PDK工艺，通过将仿真结果与实验测试数据对比，验证了PDK在预测RDL性能方面的可靠性，同时表明减小信号层与硅衬底之间的介质层厚度会增加衬底损耗，增大信号层上方的介质层厚度会增加寄生电容。Fan J等人基于蚁群优化反向传播神经网络(ACO BPNN)与非支配排序遗传算法II(NSGA-II)实现了RDL的辅助设计，该系统适用性良好，可显著降低设计成本与时间，在碳化硅(SiC) MOSFET模块的散热等功能中可展示最优RDL尺寸，此类应用算法可有效辅助RDL的布线设计。

桥接是一种微型化、局部化的互连中介层，与传统中间层基板相比具有显著的面积与成本优势，通过嵌入相邻高密度互连芯片下方构建短距离高速互连通道，为高性能计算芯片、AI芯片等高带宽需求场景提供超高密度互连、高传输带宽与低通信延迟。英特尔开发的嵌入式多芯片互连桥(EMIB)是该技术的典型代表，具备优异的信号完整性与低传输损耗性能。当前市场上常用的EMIB最小金属线宽/线间距/厚度(L/S/H)为2 μm，桥接路径长度在2 mm至8 mm之间，介质层厚度为2 μm，系统整体布线层数通常≤4层RDL。为进一步提升互连效率，基于EMIB的带TSV的超高速互连技术EMIB-TSV通过垂直通孔结构实现芯片间超高速数据传输，可有效应用于高算力场景。综上，基于RDL的中间层与硅中间层均可显著提升封装的I/O数量与互连密度。

界面凸块与键合

凸块与直接键合是芯片界面互连的两类核心技术，核心差异体现在互连密度与结构尺寸上。凸块通过直径、间距与结构设计实现电连接，技术演进从前期的焊球发展到铜柱再到固液互扩散连接(SLID)，随着直径与间距的不断减小，界面互连密度显著提升，当前主流铜柱结构的直径与间距约为10 μm，最先进的铜柱工艺尺寸已接近直接键合的界面状态，但后者仍能实现更小的特征尺寸（亚微米级）。在凸块结构中，机械应力是影响界面可靠性的关键因素，通过建立铜柱键合模型与电学性能测试，现有研究提出了通过调整铜晶粒取向优化界面翘曲行为以提升整体性能的方法。从焊料凸块到铜柱再到无凸块技术的演进路径，本质上是通过结构创新与工艺微型化不断突破互连密度与可靠性的物理极限。2025年索尼Tamura S等人提出了一种新型晶圆背面铜互连集成芯片，微凸块高度小于1 μm，再布线层间距0.36 μm，线空比0.18/0.18 μm，电学性能连接良好，充分验证了其发展趋势与应用潜力。

直接键合技术相较于凸块等三维互连工艺具有显著优势，可实现更低的界面电阻、更长的电迁移寿命与更低的热机械应力，但对表面洁净度要求高，易引发界面缺陷。当前主流键合结构包括Cu-Cu键合、二氧化硅(SiO₂)-SiO₂键合与Cu-SiO₂混合键合，主要采用热压键合（键合与退火温度约400 ℃）与表面活化键合（室温工艺）：前者易因高温诱发界面应力与翘曲，后者依赖等离子体活化，但存在铜离子短路风险。为突破上述限制，Kim W等人提出了一种无等离子体的自组装键合技术，通过在介质表面自发形成有序分子层实现活化，显著提升了界面键合强度。当前键合界面层的特征尺寸已从常规5 μm推进至亚微米级别，并已成功实现晶圆级直接键合。但Cu-Cu键合界面仍面临空洞、电迁移与热机械疲劳等可靠性问题：首先，空洞是由键合界面粗糙度不均、键合压力分布不同导致的纳米级空隙，其存在会导致界面电热性能退化，表现为界面电阻与热阻升高，通常采用等离子体活化预处理与热退火工艺减少空洞形成，但该方法对表面洁净度与平整度要求极高，且退火温度过高易引入热应力损伤；其次，电迁移源于高电流密度下界面原子的定向扩散，过程受电流密度、温度、微观结构与应力状态控制，互连尺寸越小，尺寸效应越显著，界面扩散越明显，通常通过电镀工艺调控晶粒取向或引入扩散阻挡层抑制电迁移，但易引入额外工艺步骤，且大面积键合中难以实现均匀控制；此外，热机械疲劳主要由界面材料热膨胀系数不匹配导致的热应力引起，在温度循环作用下促进界面裂纹的萌生与扩展，通常采用添加缓冲层或优化键合层厚度的方法缓解热应力，但缓冲层的引入会降低热导率与电导率。上述影响因素在Cu-Cu键合中相互耦合协同，共同制约高可靠性性能的提升。

互连与先进封装

根据互连对象的尺寸层级，集成可分为芯片对芯片(CoC)、芯片对晶圆(CoW)与晶圆对晶圆(WoW)三类，实际选择方法根据产品阶段、工艺成熟度与应用场景有效划分。上述互连工艺的有效组合催生了当前市场化的先进封装产品，如台积电的集成扇出型堆叠封装(SOIC)、英特尔的EMIB与3D Foveros、三星的X-Cube。当前先进封装产业生态主要由国内外龙头企业主导，代表性企业包括日月光(ASE)、台积电(TSMC)、长电科技(JCET)、安靠(Amkor)、三星、英特尔、索尼等，企业通过差异化技术路线布局，共同构建了多技术协同的先进封装产业版图。根据Yole集团的先进封装技术路线图，三维堆叠WoW间距已同步进入亚微米级别，凸块的I/O间距与RDL尺寸同步开始收缩。在人工智能的需求增长驱动下，2030年全球先进封装市场规模将达到800亿美元，核心增长领域集中在先进基板、芯粒(chiplet)与面板级封装领域，为实验室芯片堆叠与晶圆键合提供了高可靠性技术路线。

应用对比分析

对于单芯片纳秒级传输探测器阵列芯片的集成，常用互连工艺主要为TSV、TGV、RDL、微凸块与Cu-Cu键合的组合，而桥接更适用于多芯片集成。首先，通孔对探测器与读出电路的IO阵列匹配精度要求较低，设计灵活：其中TSV与CMOS工艺兼容性高，制造体系成熟、成本低，但其高频下的损耗与延迟相对较大，适用于工艺成熟度与量产稳定性要求高的场景；TGV的介电常数与损耗角正切更低，相同尺寸下TGV的传输延迟小于TSV，插入损耗更低，适用于高频性能要求高的场景。Cu-Cu键合对IO阵列匹配精度要求极高，可实现亚微米对准精度与极短互连间距、更低的寄生电阻与电容、更低的延迟与更高的带宽密度。实际探测器阵列芯片的工艺选择需要权衡延迟、带宽、成本与IO匹配精度的综合要求。互连与时间精度的关系显示，传输线的延迟与互连长度成正比，相同尺寸下TSV的延迟约为引线的两个数量级；寄生参数与互连几何尺寸相关，通孔长度短、直径小使其寄生电容远小于引线，通常引线的寄生电容为皮法(pF)级，通孔的寄生电容为飞法(fF)级。探测器阵列芯片的时间响度受信号延迟、上升时间与噪声抖动等因素影响，因此堆叠互连可通过缩短间距降低延迟与寄生电容，使时间偏差减小、上升时间精度提升、时间抖动降低，进而将其芯片时间精度提升至纳秒甚至百皮秒量级。

讨论

在阵列探测高时间精度需求的背景下，实验阶段的集成设计与验证普遍基于CoC，因此后续的分析与挑战主要基于此考量。为实现纳秒同级传输的核心目标，当前集成架构主要包括三种实现方式：一是以中间层为核心的分离堆叠混合集成；二是以键合为核心的互连堆叠混合集成；三是单片集成。其中，分离堆叠混合集成通过硅中间层或有机中间层实现探测器芯片与读出电路芯片的独立制造与电互连，制造可行性最高，得益于2.5D集成技术成熟的量产经验与绝对的工艺兼容性，无需预先进行I/O尺寸匹配即可实现设计灵活、成本可控的芯片。键合互连堆叠混合集成采用Cu-Cu键合等工艺实现芯片或晶圆间的直接垂直堆叠，寄生参数低，适用于高性能多功能集成系统，但制造可行性中等，要求芯片I/O在设计前期完成尺寸匹配，且键合界面需要具备极高的平整度与洁净度，否则界面易引入热应力与界面缺陷。单片集成通过同工艺或异质外延在同一衬底上实现探测器与读出电路，理论上集成度最高，但实际上制造可行性最低，因为探测器通常需要高压、深耗尽层等特殊工艺，与标准CMOS工艺差异较大，成本高、周期长、设计灵活性差。因此，在探测器与读出电路工艺参数差异大、不兼容的典型应用场景中，分离堆叠混合集成凭借工艺解耦、设备成熟、设计灵活、成本可控的优势，成为现阶段实现纳秒级传输的主要技术路径。

尽管阵列探测的混合集成具备成本与工艺优势，但实际研究过程中仍存在以下难点：一是芯片间信号互连传输路径的布局与智能优化，探测器与读出电路芯片间的信号互连传输是实现混合集成互连功能的核心，包括输入输出信号互连传输结构、路径、互连参数与智能布线，互连线是基于芯片性能指标通过自适应定制设计实现高可靠性、短互连间距、小寄生参数的集成系统，目前尚无统一的参考路径模型，因此为实现芯片的最优目标参数，研究人员结合智能布线构建最优互连路径与布局，同时引入人工智能算法实现互连路径与布局的模型构建、分析及目标约束下的最优参数推荐，如何以纳秒级传输为目标实现集成芯片的互连路径布局与智能优化，需要结合信号互连传输理论与计算、工艺参数相关性及算法迭代开展有效研究。

二是芯片间信号互连传输特性的理论计算与校正，等效电路模型是表征互连结构电学与信号互连传输特性的核心工具，尤其广泛用于三维通孔的电学参数仿真，可根据位置与阵列大小简化为单通孔、相邻通孔或通孔网络等子模型，分析S参数与插入损耗。探测器阵列芯片的阵列信号特性、耦合与边界相互作用，基于适配模型的理论计算可分析阵列的整体特性，通过修改边界避免缺陷或补偿性能偏差，这些都需要综合计算、仿真、比对与实验验证来提升整体系统的可靠性，如何结合理论计算与技术目标给出相应的数据关系与支撑，是研究人员需要综合分析研判的系统工程。

三是工艺集成可靠性测试与集成芯片性能可测性，集成芯片的可靠性包括互连工艺可靠性与芯片性能可靠性两部分：互连工艺可靠性是通过形貌、探针等表征方法衡量通孔与再布线层的工艺质量，验证是否符合设计规范；其次是测试集成芯片的响应时间、延迟时间、插入损耗、S参数等功能指标，验证是否具备理想指标参数，这引出了芯片性能的可测性问题。单芯片的输入输出均有端口，功能模块化且易于拆分，可有效测试各项功能指标；但集成芯片中的集成工艺及由此产生的功能指标难以对应到端口与模块，也无法拆分后单独测试，相关性指向性不强，因此设计与实现集成芯片的性能可测性与指标关联性难度极大。

结论

三维互连工艺在后摩尔时代的发展中具有明显优势，当其应用于阵列探测领域时，必然实现信号互连传输质量与时间性能的双向提升，同时也伴随着体积缩小、集成度提升、功能有效扩展带来的互连路径布局与智能优化、多物理场理论计算与校正、可靠性测试等挑战。如何在各类挑战中完成集成设计优化与测试是研究人员的工作目标，也是实现同级传输探测器阵列芯片集成的必经之路。随着三维互连的工艺尺度逐步进入纳米量级，趋于与流片加工的特征尺寸收敛，未来芯片设计有望与集成设计深度融合，进一步缩短芯片间互连距离，扩展芯片功能与应用场景。同时，在共封装光学技术的推动下，探测器阵列芯片的发展必将走向光电集成，这将显著提升其在特殊环境中的适用性。基于上述趋势，一个潜在的研究方向是面向特殊环境的光电集成智能探测芯片，其核心是通过三维异构集成与光子互连技术实现探测器、读出电路、信号处理与光通信模块的深度集成，该方向有望突破当前探测器阵列芯片在速度、功耗与环境适应性之间的权衡瓶颈。