基于QCA方法的适用于纳米处理器的可扩展涟波进位与进位保存加法器

《Microprocessors and Microsystems》：Scalable Ripple Carry and Carry Save Adders Using a QCA Approach for Nanoprocessors

　　吉滕德拉·库马尔|安格舒曼·汗|拉吉夫·阿里亚
印度比哈尔邦帕特纳国立技术学院电子与通信工程系，邮编800005

摘要
本文研究了在量子点元胞自动机框架下波纹进位加法器与进位保存加法器的设计与优化，为传统微电子技术提供了有力替代方案。通过利用量子点表示二进制数据，这类纳米技术具备更高的能效、速度和密度，能够突破CMOS技术的局限。文中展示了利用QCADesigner 2.0.3生成的共面交叉结构所实现的高效2位、4位、8位及16位RCA电路以及CSA电路布局。所提出的8位RCA电路在单元数量上减少了86%，面积减少了82%，延迟降低了71%，面积-延迟成本下降了98%；16位RCA电路则分别实现了69%、7%、5%和17%的改善。而4位CSA设计使单元数量减少63%，面积减少64%，延迟降低14%，面积-延迟成本下降85%，QCA特定成本下降90%。由此，本文对新型8位和16位CSA电路布局进行了深入的分析与验证。通过QCADesigner-E工具进行的全面能耗分析进一步证明了所提出QCA布局在实现高性能、低能耗数字算术纳米电路方面的巨大潜力。

引言
数十年来，基于硅的晶体管不断小型化推动了微电子技术的发展，这一进程遵循着摩尔定律[1]。然而，当特征尺寸接近原子尺度时，传统微电子技术面临着诸如过度能耗、量子隧穿效应以及高昂的制造成本等难以克服的物理障碍。这一困境促使人们寻求向新型纳米计算平台转型。量子点元胞自动机作为一种无需晶体管的革命性纳米技术，为构建超低功耗、高运行速度的VLSI设计提供了可行路径，其运行速度甚至可达到太赫兹级别，且具有极低的延迟[2,3]。在QCA系统中，二进制信息并非通过电流流动来表示，而是通过量子点单元内电子的空间分布来体现，库仑斥力用于编码逻辑状态0和1，从而实现从输入到输出的邻域极化传递计算[2]。至关重要的是，QCA采用复杂的四相时钟机制来控制单元的绝热切换，精确调节其隧穿势垒，使其在零态、活动态和锁定态之间转换。这种准绝热过程最大限度地减少了能耗，同时时钟机制本身还负责协调数据流，形成了内置的可扩展流水线架构[4]。这种内在的流水线特性使得系统具有高吞吐量，而且无需额外的寄存器即可实现复杂、同步的数字系统设计。通过从纳米尺度重新构想计算方式，QCA为克服传统电子技术的规模限制提供了有力方案，有望带来新一代高速、低能耗的纳米处理器。

为了实现实用的纳米处理器，高效的算术逻辑单元至关重要，而加法器则是其中的核心组成部分。然而，由于QCA平台具有独特的多数表决逻辑结构、用于流水线处理的多相同步时钟机制，以及由连线延迟和交叉点带来的高昂物理成本，传统的微电子加法器架构并不适用于该平台。因此，基于QCA固有的结构规整性和简洁性，设计出可扩展的波纹进位加法器具有重要意义，这样的加法器能够实现简洁紧凑的布局，有效减小面积，并且可以利用QCA的时钟区域实现自然流水线处理，从而在进位呈线性传播的情况下保持高吞吐量。与此同时，进位保存加法器对于提升纳米处理器的计算吞吐量尤为关键，尤其是在涉及多操作数加法的乘法运算和加密算法中，其并行结构通过延迟进位传播来缩短关键路径延迟，这在信号长距离传输成本较高的技术环境中具有显著优势，进而为开发高性能、低能耗的纳米处理器铺平了道路，助力嵌入式系统、高性能计算以及超越摩尔定律的电子技术取得新的突破。

（A）贡献
本文重点研究了QCA系统中2位、4位、8位及16位波纹进位加法器与进位保存加法器的设计与优化，旨在实现低延迟、低能耗以及小面积的目标。通过解决QCA系统设计中的特殊挑战，本文为下一代纳米计算机的可扩展、高效算术电路的发展做出了贡献。主要贡献如下：
（i）利用QCA独特的时钟机制和多数表决逻辑，设计了单层结构的2位、4位、8位及16位RCA和CSA电路。
（ii）分析了所提电路布局在复杂度与性能之间的权衡关系，解决了QCA系统特有的难题。
（iii）提出了可扩展且模块化的设计，无需牺牲功能即可扩展到更高位宽。
（iv）对所提模型进行了详细的成本分析与能耗评估，为其能效提供了参考。
（v）从单元数量、延迟、面积需求及能耗等方面评估了所提模型的性能，证明其优于现有文献中的设计方案。

将波纹进位加法器的位宽从2位扩展到16位后，它将从一个简单组件转变为性能瓶颈，因为其关键路径延迟会随位宽呈线性增加，这不仅限制了系统时钟速度，还在信号完整性和布线方面带来了巨大的设计挑战。相比之下，进位保存加法器的扩展方式则有所不同。它主要用于对三个或更多操作数进行求和。虽然每个全加器单元的核心逻辑保持不变，但将CSA阵列扩展到更高级别位宽时，并不会增加单个加法阶段的延迟，只是拓宽了QCA纳米电路中的数据路径。CSA面临的真正扩展挑战在于，当需要对大量数值求和时，构建多层简化树结构。此时，操作数数量或位宽的增加会导致所需简化层级呈对数增长，这就给互连平衡、全局布线以及不规则树结构的物理布局带来了复杂性，从而增加了延迟。因此，设计不同的CSA变体及树形结构，旨在优化这一对数深度，控制不断增加的中间连线数量，从而在速度、面积和布线复杂性之间实现良好平衡，以满足乘法器等高吞吐量应用的需求。

（B）文章结构
除引言部分外，第2节简要介绍了QCA的基本原理。第3节分析了现有的加法器架构，并指出了早期设计中的缺陷。第4节提出了八种加法器布局的改进版本及其相应的设计参数。第5节讨论了这些电路的仿真结果。第6节对能耗和成本进行了统计分析。第7节对现有解决方案与所提方案的各项性能指标进行了全面比较。第8节总结了全文。

QCA的基本原理
本节介绍了QCA的基本原理。QCA单元可通过多种半导体技术实现，其中金属岛结构因其高操作密度和集成度而最具潜力[[1], [2], [3]]。在QCA技术中，每个单元由四个量子点组成，其中两个相对的量子点可被两个自由电子占据，从而使单元产生极化效应。由于库仑斥力的作用，……

文献综述
由于在纳米尺度上具有高速、低功耗的运行潜力，数字加法器在QCA领域得到了广泛研究。许多研究提出了不同的RCA和CSA设计，重点在于优化单元数量、面积利用率、延迟以及交叉点复杂性。

（A）以往的研究
在[6]中，研究人员设计了2位RCA单元，包含144个和197个单元，对应的面积为0.29 μm2和0.23 μm2，延迟分别为2个和2.25个时钟周期。在此基础上……

所提出的设计
本节提出了九种数字加法器布局的设计方案：2位、4位、8位及16位RCA加法器，以及1位、2位、4位、8位及16位CSA加法器，同时给出了它们的设计参数。加法器是数字电子学中的核心组件，可在处理器中实现各种重要功能，包括算术逻辑单元。

（A）RCA的理论基础
最简单的加法器类型之一就是RCA。RCA是一种基本的数字逻辑电路，用于对多个二进制数值进行相加。在传统的CMOS基础上……

结果
QCADesigner（版本2.0.3）[3]提供了丰富的功能，可用于各种仿真。这些仿真的所有参数和条件均采用该工具的默认设置。基本的量子点单元尺寸为18×18纳米，量子点直径为5纳米。在双稳态近似仿真引擎中，相邻单元的中心间距为20纳米。通过将仿真结果与实际值进行对比，验证了所有所提电路的输出正确性。

分析
在本研究中，对能耗指标进行了分析，包括总能耗和平均能耗，并给出了成本估算，以此评估所提加法器电路的效率。

（A）能耗分析
QCADesigner-E或QD-E[20]仿真工具可以通过对单个单元在特定双稳态近似下的开关动态进行建模，以及模拟它们对输入信号的时变极化状态，从而分析QCA电路中的能耗情况。

比较
QCA技术被用于开发和优化所提出的加法器架构。通过采用单元简化策略，这些电路被设计为尽可能使用最多的单元。此外，所提出的模型是唯一能够在主结构中同时对输入节点和输出节点进行单层访问的模型。对所提出的QCA加法器电路的全面分析表明，存在一种向多维度优化的明显趋势，这预示着……

结论与未来展望
本研究在高效QCA基加法器设计方面取得了重要进展，显著提升了单元利用率、延迟、功耗以及成本效益。所提出的2位RCA设计相比现有最高效模型有了极大改进，单元数量减少了74.30%，面积减少了75.86%，延迟降低了37.50%，电路面积-延迟成本下降了90.56%。同样，16位RCA设计也取得了显著进步……

资金支持
本研究未获得任何资金、资助或其他经济支持。作者声明没有相关的财务或非财务利益关系。

出版同意书
不适用。

伦理审批
不适用。

数据与材料提供情况
本研究期间生成或分析的所有数据均已纳入本文。

代码提供情况
本研究未使用任何代码。

利益冲突声明
作者声明没有已知的财务利益冲突或可能影响本文工作的个人关系。

吉滕德拉·库马尔目前担任印度贝古萨赖拉什特拉卡维·兰德哈里·辛格·丁卡尔工程学院的助理教授。他拥有印度穆扎法尔普尔技术学院的电子与通信工程学士学位，以及印度丹巴德印度理工学院的电子与通信工程硕士学位。他目前正在该院的电子与通信工程系攻读博士学位。