面向星载低地球轨道（Low-Earth-Orbit, LEO）卫星网络路由推断的SoC FPGA加速图神经网络（Graph Neural Network, GNN）架构

《Electronics》：Accelerated Graph Neural Networks on an SoC FPGA for Onboard LEO Satellite Network Routing

　　

摘要：本文提出一种基于片上系统现场可编程门阵列（System-on-Chip Field-Programmable Gate Array, SoC FPGA）的加速架构，用于低地球轨道（Low-Earth-Orbit, LEO）卫星网络中基于图神经网络与深度强化学习（Graph-Neural-Network- and Deep-Reinforcement-Learning, GNN–DRL）的路由推断（Routing Inference）。由于LEO卫星高速运动，网络拓扑持续变化，路由决策须跟踪当前链路状态而非仅依赖静态规则。GNN–DRL路由能在路径选择时表征网络的图结构，但其消息传递（Message Passing）与读出（Readout）阶段在计算资源受限的星载平台上计算开销较大。为解决此局限，研究人员将训练好的GNN路由模型移植至SoC FPGA，采用处理系统（Processing System, PS）与可编程逻辑（Programmable Logic, PL）协同架构实现：PS负责候选路径生成、环境搭建、路径选择及网络状态更新；PL执行计算主导的消息传递神经网络（Message-Passing Neural Network, MPNN）与读出层。研究人员采用训练后INT8量化（Post-Training INT8 Quantization）、非线性函数近似、向量级并行化及并行乘累加（Multiply–Accumulate, MAC）结构以降低存储压力与执行时间。在ZCU104开发板上基于PYNQ控制的PS–PL实现及NSFNET路由环境下的实验表明，相比仅PS实现，所提PS–PL结构将评估时间由94.08 s缩短至12.63 s，同时保持接近原始模型的评估得分。

论文解读：面向LEO卫星网络路由推断的SoC FPGA加速GNN–DRL架构

该论文发表于《Electronics》，研究背景如下：传统地面通信存在覆盖盲区，灾害或流量激增时易中断，卫星网络尤其低地球轨道（Low-Earth-Orbit, LEO）星座因低时延、低路径损耗成为重要补充。但LEO卫星高速运动致网络拓扑动态变化、星际链路（Inter-Satellite Link, ISL）状态与时变，传统基于预定义规则或最短路径算法难以适应。深度强化学习（Deep Reinforcement Learning, DRL）可学习自适应路由策略，结合图神经网络（Graph Neural Network, GNN）能自然建模卫星网络图结构，通过消息传递神经网络（Message-Passing Neural Network, MPNN）框架聚合邻节点信息并经读出层输出图级表征用于候选路径评估。然而GNN–DRL推断中重复邻域聚合与特征变换在星载计算机（Onboard Computer, OBC）CPU上延迟高，GPU功耗与散热不满足星载约束。SoC FPGA集成ARM处理系统（Processing System, PS）与可编程逻辑（Programmable Logic, PL），PS适合控制流任务，PL适合规整密集型并行计算，是星载加速的理想平台。现有研究未同时兼顾图感知路由智能与硬件高效实现，故研究人员设计PS–PL协同加速架构，解决GNN–DRL路由推断在纯PS执行时高时延限制时效性问题，在保持原模型路由行为前提下降低执行时间。

研究人员采用的关键技术方法包括：基于开源GNN–DRL路由模型（采用MPNN与Readout结构，以NSFNET 14节点双向链路拓扑为评估环境，链路容量200，流量需求随机取8/32/64，通过深度优先搜索K最短路径DFS-KSP生成候选路径），将PS与PL任务划分——PS执行候选路径生成、环境初始化、路径选择及网络状态更新，PL执行MPNN（4层消息传递含消息生成、散射、GRU更新）与Readout层；对训练后模型进行对称INT8训练后量化（Post-Training Quantization, PTQ），按张量最大绝对值求缩放因子并截断取整；对SELU负指数区查表加线性插值、tanh用分段有理函数近似、sigmoid借tanh关系近似以替代直接指数运算；在PL中对20维链路状态向量按4元素并行因子展开（ARRAY_PARTITION与UNROLL），对线性层采用4输入并行×5输出并行分块乘累加（Tiled Multiply–Accumulate, MAC）结构，最多20个并行MAC；用Vitis HLS 2022.2生成IP核，Vivado 2022.2搭建系统，PYNQ 3.1.1控制PS–PL交互与评估。

实验结果（Section 5）

5.1 实验设置（Experimental Setup）

在Xilinx Zynq UltraScale+ MPSoC ZCU104评估板部署PS–PL系统，模型由TensorFlow转PyTorch训练，PTQ后MPNN与Readout层用C++14重写并由Vitis HLS生成IP，通过PYNQ调用。确认综合IP满足时序。

5.2 训练结果（Training Results）

NSFNET拓扑（14节点、双向链路）训练GNN–DRL模型，训练损失最终降至约0.17，平均测试得分由约6.81升至最高16.74，表明模型学到网络状态与候选路径间映射关系。

5.3 移植与量化结果（Porting and Quantization Results）

FP32原模型平均评估得分16.01；INT8 PTQ后在PS运行得15.66（降约0.35），仍高于非学习路由基线；PS–PL协同实现（含非线性近似）平均得分15.85，与原FP32模型路径选择一致率为87.45%。说明量化及硬件近似下路由性能基本保持。

5.4 执行时间比较（Execution-Time Comparison）

纯PS实现评估耗时94.08 s；基础PS–PL（无近似无额外并行）22.90 s；所提PS–PL（INT8 PTQ＋非线性近似＋向量并行＋分块MAC）12.63 s。相较纯PS加速7.45倍，较基础PS–PL加速1.81倍。

5.5 FPGA资源利用率（FPGA Resource Utilization）

相较基础PS–PL，所提设计因增加并行算术通道与分块MAC使查找表（Look-Up Table, LUT）、触发器（Flip-Flop, FF）、数字信号处理单元（Digital Signal Processor, DSP）用量上升，BRAM（Block RAM）由211块降至176块（得益INT8量化与存储重组），整体仍在ZCU104可用资源内。

讨论与结论（Section 6–7）

讨论指出当前使用NSFNET属图结构功能验证，未涵盖真实LEO轨道时变动力学，未来将扩展至真实星座场景；未测板级功耗与单决策能耗，贡献聚焦于资源预算内实现并降低推断时延；大图扩展性及PS–PL通信开销需进一步研究。

结论翻译：本文提出一种面向LEO卫星网络应用的GNN–DRL路由推断SoC FPGA加速架构。该结构中候选路径生成、环境搭建、路径选择及网络状态更新于PS执行，计算密集的MPNN与Readout层于PL执行。研究人员应用基于PTQ的INT8量化、面向硬件的非线性函数近似、向量级并行及并行MAC结构，使推断算法适配有限FPGA资源并缩短执行时间。实验显示原FP32模型平均得分16.01，PS–PL实现达15.85，接近原模型性能；原模型与PS–PL实现路径一致率87.45%。执行时间：纯PS为94.08 s，基础PS–PL为22.90 s，所提PS–PL为12.63 s，分别相对纯PS与基础PS–PL减速比达7.45倍与1.81倍。结果证实GNN–DRL路由推断可在SoC FPGA资源约束下高效执行。