选择性核心晶体管缩放技术在成熟0.7 μm InGaAs/InP DHBT平台上实现0.5–67 GHz宽带静态1:2频率分频器

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本研究提出了一种基于商用0.7 μm InGaAs/InP双异质结双极晶体管（DHBT）技术的0.5–67 GHz静态1:2频率分频器。与迁移至更先进工艺或引入复杂速度增强电路不同，研究人员采用了选择性晶体管缩放策略，即仅在电流模逻辑（CML）主从核心中的关键开关和锁存差分对中采用0.5 μm高截止频率（f_T）DHBT，而输入/输出缓冲器、偏置电路及非关键器件仍采用标准0.7 μm晶体管。该方法降低了速度限制节点处的寄生电容，以最小的电路和工艺开销改善了分频器的高频工作能力。所制造的分频器实现了0.5至67 GHz的连续工作带宽、?5至+10 dBm的全频段输入功率范围、高于?10 dBm的单端输出功率，以及在30 GHz输入条件下100 kHz偏移处?141.03 dBc/Hz的单边带（SSB）相位噪声。上述结果表明，选择性核心晶体管缩放为在成熟InP DHBT平台上升级宽带静态频率分频器提供了一条有效且实用的途径。

静态频率分频器是毫米波频率产生系统中的关键构建模块。受宽带通信、卫星链路及高速仪器仪表等应用需求的驱动，分频器需要具备宽工作带宽、高输入频率、稳定相位噪声以及足够的输入功率容限。发射极耦合逻辑（ECL）和电流模逻辑（CML）结构因其快速的开关速度和良好的噪声抑制能力，被广泛应用于高速静态分频器。然而，在这些分频器中，最大工作频率主要受限于主从锁存器核心的开关速度。为扩展工作频率，研究人员已报道了电感峰值、非对称锁存、分裂负载结构以及f_T倍增器拓扑等电路级技术。与此同时，InP HBT/DHBT技术因其高过渡频率和高击穿电压，对毫米波及亚太赫兹分频器具有吸引力；而SiGe BiCMOS则在功率效率、集成度和成本方面具有优势。

尽管近期取得了一定进展，但以低实现开销实现宽带高频分频仍具挑战性。先进的InP HBT/DHBT技术虽可支持非常高的工作频率，例如0.25 μm InP HBT静态分频器已实现高达204.8 GHz的工作频率，但其直流功耗高达1820 mW。电路级速度增强技术如f_T倍增器拓扑虽可进一步扩展工作范围，但通常以增加锁存器复杂度和布局难度为代价。SiGe BiCMOS分频器虽具有良好的功率效率和集成优势，但其较低的击穿电压可能限制允许的输入功率范围。与此同时，成熟的0.7 μm InP DHBT平台虽具有可靠的击穿特性和工艺成熟度，但其高频能力仍有待提升。这些权衡关系促使研究人员寻求一种实用的优化策略，在不进行完整工艺迁移或重大拓扑修改的前提下，提升成熟InP DHBT平台上静态分频器的性能。

研究人员采用的选择性核心晶体管缩放策略，正是应对上述挑战的创新解决方案。该研究基于南京电子器件研究所提供的商用0.7 μm InGaAs/InP DHBT工艺，该工艺采用分子束外延在InP衬底上生长DHBT外延层，并集成薄膜电阻、金属-绝缘体-金属（MIM）电容和多层金互连结构。标准0.7 μm DHBT的f_T > 280 GHz，BV_CEO > 4 V。研究人员通过系统的器件级优化，确定0.5 μm为该工艺下最优的发射极长度，在f_T、电流驱动能力和工艺兼容性之间取得了最佳平衡。

值得强调的是，0.5 μm DHBT为工艺兼容变体：仅减少发射极长度，所有其他参数（外延结构、掺杂、金属层、无源器件）保持不变，无需额外的制造步骤。缩放器件的f_T > 350 GHz，同时保持BV_CEO > 4 V。然而，0.5 μm缩放的DHBT存在固有局限性：单位发射极宽度的电流驱动能力较低，在相同偏置条件下需要加宽40%的发射极以提供相同的总电流。若在全电路中采用缩放器件，将增加寄生电容并劣化偏置电路的噪声性能。

基于上述分析，研究人员采用了混合器件策略：将0.5 μm高f_T器件专门用于速度关键的开关和锁存差分对，而在输入/输出缓冲器、偏置电路和非关键节点保留标准0.7 μm DHBT。分频器核心采用CML主从触发器拓扑实现静态1:2分频，其中开关差分对（Q1/Q2/Q8/Q9）和锁存差分对（Q3/Q4/Q10/Q11）采用0.5 μm × 5 μm高f_T DHBT。5 μm发射极宽度通过对所有标准0.5 μm DHBT变体（3 μm、5 μm、10 μm、15 μm发射极宽度）进行广泛的电磁（EM）仿真确定。尾电流网络经过进一步优化以平衡开关速度和锁存再生能力：控制开关对的尾晶体管Q5/Q12设计得比控制锁存对的Q6/Q13更大，而Q7和Q14按1:2比例确定尺寸。

为抑制寄生的失衡，分频器核心采用了完全中心对称（旋转对称）布局。对称放置缩短了差分信号路径并实现了平衡，减少了寄生失配，抑制了衬底耦合和共模噪声，确保了主从锁存器在毫米波频率下的一致性能。输入缓冲器采用级联差分放大器后接射极跟随器的结构，提供宽带输入匹配和电平移位；输出缓冲器采用并联差分级，为片外测量和系统集成提供足够的驱动能力。

芯片制造完成后，其裸片尺寸为0.88 mm × 0.61 mm。测量时芯片安装在定制设计的金属腔体中，并对测量设置的损耗进行了校准。分频器采用单路3.3 V电源供电，直流功耗约350 mW，其中输出缓冲器约消耗120 mW（占总功耗的34%）。

测量结果验证了该设计的卓越性能：在0.5 GHz和67 GHz输入频率下均实现了稳定的二分频操作；在全0.5–67 GHz频段内，输入功率范围为?5至+10 dBm，表现出宽输入驱动容限；单端输出功率在?9至+4.5 dBm范围内变化，全频段保持高于?10 dBm。在30 GHz输入条件下，100 kHz偏移处的SSB相位噪声达到?141.03 dBc/Hz，表明混合器件核心在扩展高频分频范围的同时保持了低噪声操作。

研究结果表明，基于标准CML架构的选择性核心晶体管缩放可将上限工作频率提高56%，同时有效降低电路复杂度：与需要16个晶体管/锁存器的f_T倍增器拓扑相比，所提出的CML核心每个锁存器仅需7个晶体管，显著简化了设计和布局。此外，该设计实现了比大多数报道工作更宽的全频段输入功率范围，这对实际系统集成至关重要。对于输出功率变化较大的问题，研究人员指出可采用两级级联分频器配置来平坦化全带宽内的输出功率响应。

综上所述，该研究通过选择性引入0.5 μm高f_T DHBT到速度关键的开关和锁存对中，在不进行完整工艺迁移或重大拓扑修改的前提下，改善了分频器核心的高频能力。研究结论指出，选择性核心晶体管缩放为成熟InP DHBT平台上的宽带静态分频器提供了一条实用的升级途径。