利用Verilog-AMS动态参数补偿的IBIS模型高频仿真新方法

《Electronics》：A Novel High-Frequency Simulation Methodology for IBIS Models Utilizing Verilog-AMS Dynamic Parameter Compensation

　　

摘要：传统的I/O缓冲信息规范(Input/Output Buffer Information Specification, IBIS)模型因其静态查表机制无法准确复现高速信号下复杂的I/O缓冲瞬态动力学特性，导致在高速信令仿真中保真度下降。为解决此局限，本研究提出一种基于Verilog-AMS的动態参数补偿方法。首先，将传统IBIS模型重构为包含数据接口层、中间变量计算层和端口响应合成层的三层架构。随后，基于基尔霍夫电流定律(Kirchhoff's Current Law, KCL)解析推导输出电压对上拉驱动因子kpu和下拉驱动因子kpd的单调依赖关系，为参数修正提供方向性判据。在此基础上，通过构建脉冲宽度索引的双因子经验调整矩阵，并在瞬态仿真中实时检测输入比特流的脉冲宽度，开发了一种脉宽驱动的补偿算法。检测到的脉冲宽度用于动态更新kpu和kpd，使IBIS响应收敛于晶体管级SPICE参考波形。研究人员采用伪随机二进制序列(Pseudo-Random Binary Sequence, PRBS)激励，在666 Mbps和1.302 Gbps速率下对三种代表性器件模型进行评估，并利用归一化均方误差(Normalized Mean Square Error, NMSE)量化模型保真度。所提方法将补偿前的NMSE从-6.73至-1.03 dB降低至补偿后的-54.79至-44.19 dB，证明了脉宽感知动态补偿策略在随机高速激励下的有效性及鲁棒性，显著提升了高频IBIS建模保真度。

论文解读：利用Verilog-AMS动态参数补偿提升IBIS模型高频仿真保真度

一、研究背景与意义

随着时钟频率与集成密度的不断提升，信号完整性（Signal Integrity, SI）问题如信号失真、时序抖动、电磁耦合及码间干扰（Inter-Symbol Interference, ISI）已成为制约高速电子系统性能的关键因素。PCI Express、USB及DDR5等现代接口工作速率常达数Gbps，微小的建模误差即会导致眼图张开度减小及误码率（Bit Error Rate, BER）上升。I/O缓冲信息规范（Input/Output Buffer Information Specification, IBIS）模型因计算量低、保护知识产权且支持多厂商流程，成为板级SI分析广泛使用的行為级建模格式。然而，传统IBIS模型基于静态电流-电压（I-V）与电压-时间（V-T）查表插值，无法充分捕捉吉bps速率下的频变寄生参数、非线性过冲、载流子渡越延时、栅极电荷重分配及衬底耦合效应，致使高频下IBIS响应与物理器件响应偏差增大。现有改进方案如外加无源滤波、矢量拟合（Vector Fitting, VF）宽带行为模型、混合IBIS-SPICE宏模型或基于硬件描述语言（Hardware Description Language, HDL）重构等，或缺乏物理洞察，或存在因果性与无源性问题，或难以兼容标准EDA流程及处理任意随机码型下的脉宽相关失真。Verilog-AMS支持连续时间模拟动态与离散数字事件混合建模，适合在IBIS框架内引入瞬态行为与事件依赖的参数更新。因此，研究人员开展了基于Verilog-AMS重构IBIS模型并结合单调性分析与实时脉宽检测的动态参数补偿研究，成果发表于《Electronics》。

二、主要关键技术方法

研究人员选取TI公司TPS53317、BUF20800-Q1及TPS22986三种功能各异的IC器件，以其Foundry提供的晶体管级SPICE模型仿真结果作为基准（Golden Reference）。主要技术方法包括：（1）将传统IBIS模型在Verilog-AMS环境中重构为数据接口层（$table_model函数映射I-V/V-T表并线性插值）、中间变量计算层（通过双负载条件方程组求解上拉驱动因子k_pu与下拉驱动因子k_pd）及端口响应合成层（KCL节点电流叠加含C_comp的ddt()项）；（2）对各分支I-V数据进行最小二乘线性拟合，推导?V/?k_pu>0与?V/?k_pd<<0的单调关系以确定补偿方向；（3）对Type-010（高电平）与Type-101（低电平）单脉冲进行SPICE与未补偿IBIS对照仿真，建立脉冲宽度（Pulse Width, PW）索引的经验调整矩阵（含乘法缩放α与加法偏移β，分单因子调节与超窄脉冲双因子协同调节临界阈值）；（4）在Verilog-AMS中嵌入基于阈值比较与边沿时间戳捕获的实时脉宽检测逻辑，以测得PW查表更新k_pu、k_pd；（5）采用10位PRBS码型"0110100101"于666 Mbps（约150 ps/bit）与1.302 Gbps（约76.8 ps/bit）激励，以归一化均方误差（NMSE，单位dB）定量评估并与未优化IBIS、Wael方法及Liu方法对比。

三、研究结果

1. 2.
   Traditional Methods（传统方法与常规IBIS模型架构）
   介绍常规IBIS模型由[Pullup]、[Pulldown]、[Power Clamp]、[GND Clamp]四支非线性I-V分支及等效管芯电容C_comp与封装RLC网络构成，通过监测端口电压查表插值分支电流并依据KCL迭代求解节点电压。指出其静态查表机制无法表征高频动态效应，I-V表通常提取自DC扫描或固定态SPICE仿真，缺失脉宽依赖非线性特性，引出后续单调性分析与动态补偿之必要。
2. 3.
   Innovative Method（创新方法）
   3.1 Verilog-AMS-Based IBIS Model（基于Verilog-AMS的IBIS模型）：描述三层重构架构。数据接口层用数组存储IBIS关键字数据并以$table_model("1L")插值；中间变量计算层列写两种参考电阻端接条件下的KCL方程（式3-6）解析求取k_pu（式7）、k_pd（式8）；端口响应合成层以<+贡献各分支电流（式10-13）及C_comp电容的ddt(V(pad))项（式14-16），隐式求解Pad电压。补偿模块嵌入此框架内。

3.2 Analysis of Key Parameters Exhibiting Monotonic Relationship with Output Waveform（输出波形与关键参数单调关系分析）：对各分支I-V数据拟合h_1~4(V)（式17-20），代入KCL（式21）得输出节点微分方程（式22）。以Device 1为例线性化后推得?V/?k_pu>0，?V/?k_pd<<0（式28-29），故IBIS输出高于SPICE参考时应减小k_pu或增大k_pd，反之增大k_pu或减小k_pd。C≈0仅用于定方向，瞬态仿真保留ddt()项，最终系数由SPICE参考标定。

3.3 Empirical Parameter Adjustment Based on Single Pulse（基于单脉冲的经验参数调整）：对特定PW的Type-010/Type-101脉冲分别运行SPICE与未补偿IBIS仿真，依据幅值关系结合单调性准则确定八种调参策略（乘性缩放或加性偏移，单/双因子），迭代微调至W_IBIS≈W_SPICE记录α、β形成PW索引经验调整矩阵；PW低于临界值启用k_pu与k_pd双因子协同调节。

3.4 Real-Time, In Situ Pulse Width Detection（实时原位脉冲宽度检测）：Verilog-AMS内嵌逻辑持续比较输入V(in)与阈值thresh，捕获相邻上升沿t_rise1、下降沿t_fall、次上升沿t_rise2，实时计算PW1=t_fall-t_rise1（Type-010高电平持续时间）与PW2=t_rise2-t_fall（Type-101低电平持续时间），仅取正非零值为有效查表键。

3.5 Adaptive Compensation Framework for Arbitrary Binary Sequences（面向任意二进制序列的自适应补偿框架）：任意比特流可分解为交替Type-010与Type-101脉冲基元，每检测完一个完整脉冲事件即以测得PW查$table_model索引预标定系数矩阵，原地更新k_pu=α₁·k_pu+β₁，k_pd=α₂·k_pd+β₂（式30-31），使IBIS输出实时趋近SPICE参考。超出标定PW范围或单调性改变需重新校准。

1. 4.
   Experimental Validation and Results Analysis（实验验证与结果分析）
   4.1 Experimental Configuration（实验配置）：详述前述三种器件、Cadence Virtuoso平台、PRBS"0110100101"、666 Mbps与1.302 Gbps速率对应关系及NMSE计算公式（式33）。

4.2 Single-Pulse Calibration Experiments and Result Analysis（单脉冲标定实验与结果分析）：

4.2.1 Device 1 (TPS53317)：未补偿IBIS在Type-010脉冲顶有约0.2 V凹陷，Type-101基线上移伴过冲；补偿后吻合SPICE。PW1≥150 ps无需校正，110-140 ps单因子调k_pu或k_pd，≤100 ps需双因子（如PW1=100 ps时k_pu×0.7，k_pd+0.6）；Type-101对应PW2≥160 ps无校正，110-150 ps单因子，≤100 ps双因子（如PW2=100 ps时k_pu+2，k_pd×0.25），体现上下拉路径非线性不对称。

4.2.2 Device 2 (BUF20800-Q1)：原生IBIS整体幅度不足约0.15 V且上升沿延迟，补偿后幅值与边沿对齐。两极性均以加性增强为主（反映驱动强度不足），PW1≥140 ps无校正，100-130 ps单加k_pu或k_pd，≤90 ps双加（PW1=10 ps时k_pu+1.6，k_pd+1.45）；Type-101中PW2≥120 ps无校正，80-110 ps单加，≤70 ps双加（PW2=10 ps时k_pu+2，k_pd+2.5）。

4.2.3 Device 3 (TPS22986)：原生IBIS过驱动（过冲约0.25 V、拖尾），补偿后抑制。两极性均需乘性衰减，PW1≥100 ps无校正，50-90 ps单衰减k_pu或k_pd，≤40 ps双衰减（PW1=10 ps时k_pu×0.2，k_pd×0.25）；Type-101中PW2≥80 ps无校正，60-70 ps单衰减，≤50 ps双衰减（PW2=10 ps时k_pu×0.2，k_pd×0.3）。不同临界阈值反映上下拉路径频响差异。研究人员指出脉宽相关失真源于IBIS静态表无法表征窄脉冲下节点残荷、C_comp容性电流、封装寄生及边沿率相关非线性，本方法将其等效为脉宽依赖的驱动强度误差予以校正。

4.3 Fidelity Validation Under Random Sequence Excitation（随机序列激励下保真度验证）：对三器件施加10位PRBS，666 Mbps下未优化IBIS出现平顶不一致与幅漂，补偿后紧密跟踪SPICE；1.302 Gbps下原生IBIS幅值塌陷与ISI明显，补偿模型仍保持良好跟踪（仅最窄脉冲段微差）。证明脉宽索引查表补偿可由单脉冲标定推广至随机多脉冲激励。

4.4 Quantitative Comparative Assessment of Fidelity Enhancement（保真度提升定量对比）：666 Mbps时未优化IBIS的NMSE为-6.73至-2.13 dB，Wael法-40.30至-34.47 dB，Liu法-27.89至-11.25 dB，所提方法-54.79至-46.21 dB；1.302 Gbps时未优化IBIS恶化至-3.72至-1.03 dB，Wael法-30.42至-24.88 dB，Liu法-23.27至-18.34 dB，所提方法仍保持-46.71至-44.19 dB。表明该方法对速率提升更具鲁棒性。

四、讨论与结论总结

讨论指出该框架主要针对脉宽依赖失真（幅值塌陷、过欠冲、边沿延时、恢复不全）有效，若失真主因来自电源噪声、同步开关噪声（Simultaneous Switching Noise, SSN）、串扰、封装谐振或PVT漂移且与PW无关，需扩展为多维权（含电源电压、温度、封装条件等）补偿矩阵；方法适用于芯片商或模型开发者标定后供系统级SI工程师进行预/后布线板级验证。

结论：研究人员提出一种基于Verilog-AMS的动态参数补偿方法以提升传统IBIS模型高频保真度。通过将IBIS重构为三层架构、解析推导输出电平对k_pu/k_pd单调关系并引入实时脉宽索引系数调整，实现脉宽依赖波形失真自适应补偿。在三种代表性半导体器件666 Mbps与1.302 Gbps PRBS激励下，优化后IBIS模型NMSE全面低于-40 dB（最佳达-54.79 dB），证实该方法有效提升高频SI仿真精度，可应用于高速数字链路、混合信号接口、紧凑嵌入式系统及先进传感器接口读出电路的信号完整性预验证。未来工作将拓展至更广器件族、负载、PVT角及干扰场景，并研究自动化系数提取与多维扰动感知补偿框架。