基于牛顿-拉夫逊方法的除法、倒数、平方根及倒数平方根快速定点实现

《Electronics》：A Fast Fixed-Point Implementation for Division, Reciprocal, Square Root and Reciprocal Square Root Based on Newton–Raphson Method

　　

除法（DIV）、倒数（REC）、平方根（SR）以及倒数平方根（RSR）是数字信号处理（DSP）、通信和矩阵分解应用中的基本运算。然而，在同一系统内需要多个运算时，使用专用硬件单元实现这些函数会增加面积和资源利用率。本研究提出了一种多功能定点架构，在统一的基于牛顿-拉夫逊方法的框架内支持DIV、REC、SR和RSR运算。该设计采用缩放（scaling）与去缩放（de-scaling）技术，以实现跨通用定点格式的架构参数化；采用分段多项式逼近进行种子生成；并在种子计算与牛顿-拉夫逊阶段之间共享硬件，以提升整体计算效率。该架构采用Verilog-HDL描述，并通过FPGA和ASIC实现流程进行了评估。为验证设计的可行性，实验验证和实现范围聚焦于16位字长的特定 ^Q(16,0,u) 配置。FPGA综合结果表明，所提出的多功能单元在实现与专用实现相当工作频率的同时，相比独立算术单元减少了约40%的硬件成本。使用16位表示进行的穷尽仿真显示，所支持运算的SQNR值范围为72.03 dB至81.03 dB。此外，采用Intel 16 nm工艺设计套件（PDK）的ASIC实现验证了所提出方法在先进工艺节点下于已验证格式中的可行性。这些结果表明，所提出的架构在精度、延迟和硬件效率之间提供了有效的权衡，非常适用于高性能定点DSP加速器。

本研究旨在解决数字信号处理（DSP）领域中算术运算硬件实现的关键挑战。随着硅基器件集成密度的指数级增长，越来越多的功能正从软件迁移至专用硬件实现，以追求更高的处理性能。在各类算术运算中，倒数（REC）、除法（DIV）、平方根（SR）和倒数平方根（RSR）是奇异值分解、QR分解、向量归一化和矩阵分解等DSP算法中的核心操作。由于定点（FxP）实现相较于浮点（FP）替代方案具有更短的执行时间和更小的硅面积需求，定点算术已成为便携式和高速DSP架构的首选方案。然而，现有研究大多仅关注单一算法的独立实现，而许多DSP算法需要完整的运算集合，这意味着即使各运算符无需并发执行，总硬件面积仍需纳入考量。当同一系统需要多个运算但非同时激活时，独立部署专用加速器的方案会造成显著的硬件冗余。正是在此背景下，研究人员开展了本项研究，旨在通过资源复用策略构建一个多功能统一算术单元，在支持四种运算的同时最大化硬件资源利用率。

研究人员提出了一种基于牛顿-拉夫逊（NR）方法的多功能定点架构，通过共享计算块、算术运算符和控制结构，实现了DIV、REC、RSR和SR四种运算的统一处理。该架构采用缩放与去缩放机制支持通用框架适配多种定点表示，通过硬件描述语言参数实现字长和格式的可调节性。实验验证聚焦于16位字长的 ^Q(16,0,u) 无符号配置，最终得出以下核心结论：该多功能单元在保持与专用实现相当工作频率的同时，硬件成本降低约40%；16位穷尽仿真的SQNR值达72.03 dB至81.03 dB；Intel 16 nm PDK的ASIC实现验证了先进工艺节点下的物理可行性。该研究的意义在于为通信接收机、信道估计系统等需要在处理链不同阶段调用这些算术过程的DSP应用，提供了一种在精度、延迟和硬件效率间取得有效权衡的高效硬件引擎，相关成果发表于《Electronics》期刊。

研究所采用的主要关键技术方法包括以下方面。第一，基于牛顿-拉夫逊方法的迭代计算框架：利用二次收敛特性，通过迭代次数控制精度，REC运算执行1次迭代而RSR运算执行2次迭代。第二，缩放与去缩放技术：将输入操作数映射至预定义工区间 [1/2, 1) 或 [1/4, 1)，使架构独立于底层定点格式，仅缩放阶段为格式相关组件。第三，分段多项式逼近种子生成：REC运算将工区间划分为6段，每段采用二阶多项式；RSR运算划分为2段，系数通过最小二乘法获取，且边界选取为2的幂次以实现高效硬件分段选择。第四，种子计算与NR迭代的硬件资源共享：乘法器阵列在种子计算阶段和迭代阶段之间复用，通过多路选通器控制数据流。第五，Verilog-HDL的参数化描述与FPGA/ASIC协同验证：采用Stratix-V FPGA进行综合，使用Intel 16 nm PDK进行ASIC物理实现，并构建RTL仿真与MATLAB黄金参考模型交叉验证的完整测试平台，其中无约束一元运算采用穷尽验证（2¹⁶ = 65,536组输入），二元除法则采用伪穷尽策略（约10⁹组仿真向量）。

关于研究结果，首先探讨缩放步骤的技术特征。在定点实现中，算术运算可能需要不同格式的操作数，因此缩放阶段对于开发独立于定点表示的架构至关重要。研究人员通过逻辑移位操作将输入数据映射至 [1/2, 1) 或 [1/4, 1) 的工区间，使得算术单元可针对受限操作区间高效设计。缩放关系由公式推导确定，参数 n 需满足特定约束：对于REC运算，α = 1/2 且 β = 1；对于RSR运算，α = 1/4 且 β = 1。工区间的具体边界由上下界 L_B 和 U_B 定义，其中涉及所选定点字格式的最小可表示分数值 ε 和分数位数 f。

其次分析种子计算步骤。该步骤通过多项式求值在工区间内产生选定运算的近似值，为Newton-Raphson步骤提供初始种子。REC函数在工区间内采用分段低阶多项式逼近，将区间分为6段，每段由二阶多项式表示，段边界选取为2的幂次以实现高效的硬件分段选择。RSR运算则将工区间分为2段，依据函数在该区间上的正则性特征进行划分。多项式系数通过最小二乘多项式逼近方法获取，所有系数均以 ^Q(19,3,u) 定点格式存储。

第三，Newton-Raphson迭代步骤是核心精炼环节。NR算法作为一种高效的求根技术，具有二次收敛特性。REC运算采用文献报道的迭代公式，RSR运算则采用相应的扩展公式，其中 y_i 表示第 i 次迭代的估计值，y₀ 为初始种子。二次收敛特性使得每次迭代的准确位数近似翻倍，从而减少所需的精炼步骤数。

第四，去缩放步骤将NR步骤的输出从工区间转换回原始域。对应关系仅需要对 n 或 n/2 个位置进行位移操作，硬件开销可忽略，其中REC运算使用公式(10)的单次迭代，而RSR运算使用公式(11)定义的两次迭代。

第五，舍入步骤用于消除NR方法产生的额外位数，使最终结果与输入值具有相同字长，按照选定定点精度进行最近值舍入。

第六，可选的后乘法步骤在需要DIV或SR结果时执行，将REC或RSR结果分别乘以对应因子 a 或 x，随后按选定定点格式进行最近值舍入。

在信号量化噪声比（SQNR）分析方面，研究人员评估了所提算法在精度方面的表现。通过Verilog-HDL寄存器传输级（RTL）仿真和MATLAB 2024b黄金参考模型，对 ^Q(16,0,u) 配置进行了全面验证。无约束一元运算穷尽覆盖所有65,536个输入向量，二元除法采用伪穷尽策略（约10⁹组向量）。MATLAB计算的参考结果采用64位浮点算术，并对超出定点动态范围的输出应用饱和处理以确保公平比较。所得SQNR结果为：REC 76.9852 dB、RSR 79.2441 dB、SR 72.0332 dB、DIV 81.0289 dB，接近各运算对应 ^Q(16,0,u) 格式的理论最大SQNR值，证明了该设计对于16位DSP计算的足够精度。

在FPGA实现结果方面，研究人员将所提多功能架构与独立的DIV-REC和RSR-SR实现进行了对比。所有架构均采用 ^Q(16,0,u) 格式，在Stratix-V 5SGXMA7N1F45C1 FPGA上使用Quartus Lite Edition 20.1进行综合。结果表明，多功能架构达到与独立实现相当的工作频率，且所需DSP块数量相同。具体而言，独立DIV-REC和RSR-SR加速器合计需要519 ALMs、127寄存器和10个DSP块，而多功能架构仅需320 ALMs、65寄存器和5个DSP块，分别减少38.34%、48.82%和50.00%。这凸显了硬件复用方法的有效性。

在ASIC实现方面，研究采用Intel 16 nm工艺和Synopsys数字实现流程，包括Design Compiler逻辑综合和IC Compiler II物理设计与布局布线。实现过程在慢速、典型和快速等多种工艺-电压-温度（PVT）角点下评估，采用迭代时序收敛策略确定最大工作频率，最终在各PVT角点均实现1.25 GHz的时序收敛，布局后网表包含14,975个标准单元。为与早期工艺节点实现公平比较，研究应用了基于经验数据和近期文献的现代技术缩放模型，将180 nm节点的参考实现归一化至16 nm节点。结果显示，所提架构实现约10倍的面积缩减，同时保持与参考浮点实现可比的功耗，进一步确认了定点格式对低功耗便携设备的适用性。

综合讨论部分，研究人员指出该多功能架构通过硬件块组合实现重要面积节省，特别适用于DSP实现中这些过程在不同时刻被调用的场景。与先前专注于独立算术运算实现的研究不同，该架构在单一集成硬件框架内支持多种运算，改善了硬件利用率并减少了同一系统中需要多个算术函数时的总体资源需求。ASIC实现结果验证了该架构在Intel 16 nm PDK上的物理可行性，1.25 GHz的工作频率和正向时序裕量证明了其在最坏情况和额定工作条件下的稳健性。

研究结论部分翻译如下：本研究提出了一种用于执行DIV、REC、SR和RSR运算的多功能定点单元。该架构可通过硬件描述语言参数进行结构参数化，使其适应不同的定点字长和格式。然而，本研究进行的全面实验验证战略性聚焦于 ^Q(16,0,u) 无符号表示，以展示其物理和数值可行性。在硬件资源方面，实现结果表明所提出的多功能单元成功复用了硬件块，所需的资源显著少于每个运算的独立专用单元。此外，所提出的架构在最坏情况下可在最多四个时钟周期内完成运算。物理实现比较表明，在已验证格式下，所提出的架构实现了约10倍的面积缩减，同时保持与参考浮点实现可比的功耗。因此，所提出的设计是高速DSP加速器的有效硬件引擎。未来工作将聚焦于扩展至有软件符号配置和更宽位宽，以进一步展示架构的可扩展性。