采用可变步长控制与瞬态增强技术实现4.4%电压过冲/欠冲及99.87%峰值电流效率的11位线性跟踪数字低压差稳压器

《Electronics》：A 11-Bit Linear-Tracking Digital LDO with Variable-Step Control and Transient Enhancement for 4.4% Voltage Overshoot/Undershoot and 99.87% Peak Current Efficiency

　　

本文提出了一种集成了可变步长控制和瞬态增强(TE)技术的11位线性跟踪数字低压差(DLDO)稳压器，旨在实现低输出电压过冲/欠冲和高电流效率。为了解决溢出问题并实现多步协同调节，研究人员提出了一种新颖的馈入/借位(feed/borrow)双向移位寄存器(SR)阵列。基于标准65纳米(nm) CMOS工艺，该设计的有效核心版图面积为2960微米2(μm2)，后仿真结果表明，该DLDO消耗21微安(μA)的静态电流，并提供最大15毫安(mA)的负载电流，峰值电流效率达到99.87%。在1伏(V)输入和0.9伏(V)输出条件下，全负载阶跃变化下的最大电压过冲/欠冲仅为40毫伏(mV)，对应的过冲/欠冲率仅为4.4%。该DLDO实现了高分辨率、快速瞬态响应、低电压纹波以及极具竞争力的品质因数(FOMs)，适用于低功耗和高精度电源管理应用。

随着数字和智能集成电路的快速发展，稳定高效的电源管理对于系统性能至关重要。作为电子设备的核心组件，电压调节器负责维持稳定的输出电压以确保正常运行。然而，传统的电压调节器常因输入电压变化和负载突变导致输出电压波动，从而降低系统稳定性和性能。在众多稳压器中，线性跟踪数字低压差稳压器(DLDO)因其高精度、高效率、低功耗和结构简单而备受关注。尽管如此，传统的线性跟踪DLDO依赖固定步长的线性搜索，存在分辨率有限和建立时间过长的问题。此外，这种固定步长结构在调整速度与电压纹波之间存在矛盾，且在极端调节条件下移位寄存器阵列容易发生溢出，进一步限制了整体性能。

为了克服这些限制，研究人员开展了一项关于集成可变步长控制和瞬态增强技术的线性跟踪DLDO的研究。该研究旨在通过自适应步长调整和引入连续时间比较器阵列来增强瞬态响应，从而解决传统DLDO中存在的固定调整步长和负载瞬态响应期间大过冲/欠冲等问题。研究得出的结论是，所提出的架构显著提高了DLDO的分辨率，减少了建立时间和电压过冲/欠冲，增强了对负载和输入电压变化的适应性，并实现了高电流效率和紧凑的芯片面积。这项研究对于低功耗和高精度片上电源管理应用具有重要意义，相关成果发表在《Electronics》期刊上。

为实现上述研究目标，研究人员采用了以下几个主要关键技术方法：首先，设计了一种数字步长控制算法，以最小化建立时间并减少电压波动；其次，集成了一个带有额外比较和触发机制的瞬态增强模块，以增强针对突发负载和电源电压跳变的瞬态响应；最后，构建了包含比较器阵列、步长调整模块、双向移位寄存器阵列、瞬态增强模块和功率晶体管阵列的系统架构。所有改进均在保持电路结构清晰稳健的同时，实现了最小的硬件开销。

2. 提出的线性跟踪DLDO

研究人员详细阐述了所提出的线性跟踪DLDO的整体架构及其工作原理。该系统主要由比较器阵列、步长调整模块、双向移位寄存器控制阵列、瞬态增强模块和功率晶体管阵列五部分组成。时钟信号CLK0和CLK1分别用于控制步长调整和DLDO的整体时序。系统运行原理为：在每个工作周期内，比较器阵列首先将参考电压V_REF与输出电压V_OUT进行比较；步长控制模块根据比较结果选择合适的调整步长；移位寄存器控制阵列存储功率晶体管阵列的当前控制码，并在比较器输出或步长选择信号变化时更新控制码，最终调整功率晶体管阵列的驱动强度。当V_OUT稳定在参考电压附近时，瞬态增强模块处于空闲状态；一旦V_OUT显著偏离（UP/DOWN信号激活），瞬态增强模块将暂时接管功率晶体管的控制以限制V_OUT的偏离幅度。

3. 电路实现

3.1. 比较器阵列

为了实现输出电压的量化并作为瞬态增强模块正常工作的前提，研究人员采用了连续时间比较器。该比较器由前置放大级、放大级和恢复级组成。前置放大级采用典型的单端输出五管单元放大器结构；放大级是一种广泛用于低压低功耗设计的放大器结构，结合了NMOS和PMOS输入对；恢复级则是一个缓冲结构，用于恢复输出电压范围、弥补驱动能力不足并进一步提高放大增益。整个比较器采用多级级联结构以获得高放大增益，并实现全自偏置，无需额外的辅助偏置电路。比较器阵列包含三个此类设计的连续时间比较器，分别对应三个输入参考电压V_REF[0:2]，用于判断输出电压状态并触发瞬态增强模块。

3.2. 步长调整电路

针对传统固定步长搜索方法严重限制DLDO分辨率的问题，研究人员提出了一种新颖的步长调整设计。该模块通过三位计数器输出信号SEL[0:2]指示当前选择的步长，共有八档可选。其核心设计思想是在V_OUT与目标值偏差较大时使用大步长，偏差较小时使用小步长。步长调整的判断通过比较两个连续周期的Comp信号实现：若相同则维持大步长；若不同（即V_OUT跨越V_REF）则减小步长。当V_OUT发生显著偏差时，nRESET信号被激活以重置计数器，使步长恢复到最大值进行重新调整。

3.3. 带馈入/借位逻辑的双向移位寄存器阵列

为实现动态步长调整，研究人员采用了双向移位寄存器，并提出馈入/借位方法来解决多级移位寄存器阵列的溢出问题。该阵列采用温度计码格式存储数据，通过移位操作即可实现线性跟踪所需的+1和-1操作，无需额外的算术电路。馈入/借位逻辑在高位寄存器溢出时，能够启用更高位寄存器并翻转当前级移位方向，从而实现多级可传输的协调机制。此外，研究人员还设计了OF信号来指示最大步长移位寄存器的溢出情况，并将其作为步长减小的条件之一，避免了控制失效。

3.4. 瞬态增强电路

为解决传统DLDO受时钟信号触发限制而导致的瞬态响应速度慢的问题，研究人员在传统控制环路中插入了独立的瞬态增强模块。该模块由连续时间比较器生成的UP和DOWN信号直接控制，无需等待时钟信号。当V_OUT过高时，UP信号将所有功率晶体管关闭以降低电压；反之，DOWN信号将所有功率晶体管开启以提升电压。该模块在V_OUT进入稳定区域后会迅速禁用，以避免过度调整干扰主控制环路的正常工作。

4. 版图与仿真结果

研究人员使用Cadence Virtuoso和标准65纳米CMOS工艺对所提出的DLDO进行了设计与实现。核心版图总面积约为2960微米2。后仿真结果验证了该设计在多种条件下的优异性能。

4.1. 负载瞬态响应

在电源电压VDD为1伏、时钟频率f_CLK为20兆赫兹(MHz)、输出电容C_OUT为1纳法(nF)的条件下，负载电流在50微安(μA)至15.05毫安(mA)之间切换。仿真结果显示，重载条件下V_OUT最大欠冲为40毫伏(mV)，建立时间约为1.25微秒(μs)；轻载条件下最大过冲为34毫伏(mV)，建立时间约为1.8微秒(μs)。稳态下，主控制环路持续以最小步长进行微调，确保了50微安轻载下V_OUT的峰值纹波仅为2.5毫伏(mV)。

4.2. 参考电压跟踪响应

在主参考电压V_REF[1]于0.9伏和0.85伏之间切换的测试中，V_OUT能立即进入调整状态。参考电压下降时，V_OUT最大过冲为26毫伏(mV)，建立时间约0.5微秒(μs)；参考电压上升时，最大欠冲为24毫伏(mV)，建立时间约0.45微秒(μs)。

4.3. 电源电压变化响应

当电源电压在0.9伏和1伏之间切换时，由于功率晶体管的单位电流与电源电压正相关，V_OUT会随之波动。仿真结果表明，该DLDO能有效适应电源电压变化，V_OUT最大过冲和欠冲分别为39毫伏(mV)和37毫伏(mV)，并在0.7微秒(μs)内恢复稳态。

4.4. 静态电流与电流效率

在整个负载范围内，静态电流保持在21微安(μA)至24微安(μA)之间。电流效率曲线显示，在0.5毫安(mA)负载电流下效率接近96%，在最大负载电流15毫安(mA)下达到了99.87%的峰值电流效率。

4.5. 性能对比

通过与近年来的先进DLDO设计进行对比，该设计凭借11位高分辨率和20兆赫兹(MHz)的低工作频率，在实现可比拟的建立时间的同时，展现了更优的静态电流和电压过冲/欠冲性能。其品质因数(FOM1和FOM2)分别为4.45皮秒(ps)和0.067皮法(pF)，优于大多数对比工作。

5. 结论

本文总结了一种具有高分辨率、快速瞬态响应和低电压过冲/欠冲的线性跟踪DLDO。研究人员通过可变步长调整机制优化了调节分辨率和收敛时间，并利用带有馈入/借位逻辑的双向移位寄存器阵列解决了溢出问题。集成的连续时间瞬态增强模块有效抑制了电压波动。基于65纳米CMOS工艺的后仿真结果表明，该设计具备11位分辨率、低静态电流、高达99.87%的电流效率以及4.4%的低电压过冲/欠冲率。该研究非常适用于下一代超低功耗物联网节点、智能可穿戴电子设备以及高速数字处理系统的分布式电源传输。