面向多层CFET SRAM中面积解耦晶体管尺寸设计的拓扑感知布局方法

《IEEE Journal on Exploratory Solid-State Computational Devices and Circuits》：Topology-Aware Layout Design for Area-Decoupled Transistor Sizing in Multi-Tier CFET SRAM

　　

摘要：

本研究表明，多层互补FET静态随机存取存储器能够将面积因素与以功耗性能比为导向的晶体管尺寸设计分离。通过采用考虑拓扑结构的布局设计，在1纳米级设计规则下构建出正交且点对称的多层CFET SRAM单元，从而在相同的单元边界条件下实现高密度、高性能以及高电流特性。三维场求解法可用于确定与拓扑结构相关的位线与字线时间常数的最优值：三层结构能在避免四层结构中出现的超线性电源轨电阻增益问题的同时，最小化位线时间常数。经过背注处理的128×128阵列SPICE仿真结果显示，三层结构的高电流6T SRAM在读延迟方面比两层结构的高密度基准方案快7.4倍，写延迟快2.6倍，同时其阵列占用的面积仅为基础方案的25%。同样的测试结果也表明，6T结构虽能提升设计灵活性，但仍无法消除共享访问路径所带来的固有读写稳定性矛盾。将该布局方法应用于8T SRAM后，可为其添加独立尺寸的读取端口，使得在所有评估的结构配置中，读取静态噪声容限都与保持静态噪声容限相等，而且无需增加额外的XY区域成本，就能将读延迟降低40–42%。这些研究结果表明，多层CFET SRAM是一种有效的布局方案，在这种方案中，与面积无关的晶体管尺寸设计可成为实际的电路设计变量。