适用于神经植入式装置低功耗IR-UWB发射机的一种占空比锁相环与分形天线协同设计架构

《Sensors》：A Duty-Cycled PLL and Fractal Antenna Co-Design Architecture for a Low-Power IR-UWB Transmitter in Neural Implants

　　

本文提出了一种面向神经植入式装置的低功耗脉冲无线电超宽带（impulse-radio ultra-wideband, IR-UWB）发射机架构。该架构采用占空比锁相环（phase-locked loop, PLL）和协同设计的紧凑型分形天线。为了在抑制开环环形振荡器固有载波频率漂移的同时保持超低功耗，研究人员提出了一种混合PLL-振荡器上变频方案，并集成了开关控制电压保持（switch-controlled voltage-holding, SCVH）模块。PLL以10%占空比工作时仅消耗90 μW，实现了4.25 GHz的锁定频率，峰峰抖动（peak-to-peak jitter）为2.14 ps。此外，为了消除笨重的输出匹配网络，研究人员协同设计了一种8 mm × 10 mm共面波馈电分形天线，使其呈现功率放大器（power amplifier, PA）输出所需的共轭阻抗，显著推进了神经植入式装置的小型化与能效提升。完整发射机采用台积电（TSMC）40 nm CMOS工艺制造，电源电压为1.0 V，通过18 mm猪组织的体外无线实验验证了该设计，总功耗为0.58 mW。

神经植入式技术已成为解码神经活动和恢复严重神经系统疾病患者受损感觉或运动功能的革命性手段。随着高分辨率脑图谱需求推动同步记录通道数量从数百增至数千，海量神经数据的获取对无线遥测模块构成了严峻瓶颈。传统窄带无线传输技术，如低功耗蓝牙（Bluetooth Low Energy, BLE）、Zigbee和医疗植入通信服务（Medical Implant Communication Service, MICS），受限于数据速率低和能效下降，已无法满足高密度神经记录的需求。与之相比，脉冲无线电超宽带（IR-UWB）技术以其固有的宽带宽、高数据速率、超低功耗和极低的组织热损伤特性，成为下一代植入式无线通信极具前景的技术路线。然而，在神经植入严苛的功耗和面积约束下实现高可靠性的IR-UWB发射机仍面临重大挑战，其中载波频率的稳定性是首要障碍。

传统超低功耗IR-UWB发射机通常采用开环压控环形振荡器（voltage-controlled ring oscillator, VCRO）产生载波信号，但此类开环拓扑对工艺、电压和温度变化高度敏感，导致显著的长时频率漂移，可能违反美国联邦通信委员会（Federal Communications Commission, FCC）的频谱发射法规。针对这一频率不稳定性问题，本文研究人员提出了一种新型低功耗占空比锁相环与分形天线协同设计架构。该架构利用体内环境的慢变化特性，引入开关控制电压保持（SCVH）模块，使PLL工作于低占空比校准模式，在实现89%功耗降低的同时无缝维持稳定的4.25 GHz载波。关键在于，研究人员采用系统级协同设计方法，而非依赖消耗面积的输出匹配网络（output matching network, OMN）来匹配50 Ω负载，专门设计了一款高度小型化的8 mm × 10 mm共面波导（coplanar waveguide, CPW）馈电4阶分形天线，使其直接呈现PA所需的共轭阻抗，从而彻底消除OMN，大幅减小植入装置体积。

研究人员采用台积电40 nm CMOS工艺、1.0 V电源电压实现了该架构。主要关键技术方法包括：第一，基于SCVH模块的占空比PLL架构，采用新颖的双振荡器方案实现占空比工作，一个VCRO工作于PLL反馈环内，另一个相同VCRO_TX专用于发射机上变频，通过时分校准-静默工作模式降低功耗；第二，开关控制电压保持电路设计，采用传输门实现SCVH模块，在静默阶段隔离并保持控制电压，同时优化电荷泵（charge pump, CP）开关晶体管布局以抑制时钟馈通效应；第三，真单相时钟（True Single-Phase Clock, TSPC）D触发器构成的鉴频鉴相器（phase-frequency detector, PFD），消除互补时钟需求以降低时钟偏移影响；第四，脉冲吞咽分频器（Pulse Swallow Divider）实现50分频比，由双模预分频器（4/5分频）、吞咽计数器和程序计数器组成；第五，系统级天线协同设计方法，通过CPW馈电结构的几何参数调控实现阻抗调谐，使8 mm × 10 mm分形天线直接呈现PA输出阻抗的共轭值（4.25 GHz处为83.92 - j18.52 Ω），完全消除片上匹配网络。

**研究结果**

**4.1 锁相环仿真结果**

所提出的占空比PLL采用台积电40 nm CMOS工艺设计和实现，电源电压1.0 V。选择4.25 GHz载波频率是由于其在IR-UWB发射机中具有较低的组织衰减特性。总分频比设为50，参考时钟f_ref工作于85 MHz。控制信号S配置周期为10 μs，其中校准阶段t_cal（PLL_on）持续1 μs，对应10%占空比。后仿真结果表明，系统环路在启动后约0.5 μs内进入锁定状态，控制电压V_c锁定于484 mV。在8 μs静默期间，漏电导致的电压降小于2 mV，对应的载波频率偏差小于0.5%，在IR-UWB发射机宽带范围内可忽略不计。PLL实现4.25 GHz锁定频率，峰峰抖动J_pp为2.14 ps（基于2100个时钟周期表征）。电压保持机制使后续校准周期的重锁定时间缩短至约0.2 μs。

**4.2 占空比功耗分解与PLL比较**

研究表明，平均功耗随占空比增加而正比例增加，因为环路仅在PLL_on期间保持活跃。10%占空比代表了最优平衡点，相比5%占空比显著降低了电压降，同时保持低于百微瓦的功耗消耗。对于带宽固有的IR-UWB发射机，微小残余漂移仍可容忍，使10%成为实用工作点。启用SCVH时，PLL核心面积仅45.6 × 78.3 μm2（0.00335 mm2），平均功耗为90 μW；无SCVH时相同环路仿真功耗约790 μW，实现了9倍降低即89%的节省。功耗分解显示，分频器消耗最大份额，接近总功耗的一半，其次为缓冲或驱动级。环振荡器和电荷泵贡献相当，表明计时生成和反馈路径主导功耗预算。

**4.3 生物组织的体外无线测量**

为验证集成占空比PLL与协同设计分形天线的完整发射机系统，研究人员在相同台积电40 nm CMOS芯片上进行了体外无线实验，电源电压1.0 V。总芯片面积为0.516 × 0.525 mm2（0.271 mm2），其中发射机核心占0.0046 mm2，PLL核心占0.0036 mm2。8 mm × 10 mm协同设计分形天线通过SMA连接器与TX输出相连。KEYSIGHT 33600A任意波形发生器提供100 MHz矩形脉冲序列作为输入数据流。测试板置于新鲜猪组织内18 mm植入深度，包含皮肤和皮下脂肪层，实时示波器在外部捕获接收脉冲。

当PLL向VCRO_TX提供控制电压时，TX峰峰振幅可达310 mV，脉冲持续时间为1.7 ns。测量的功率谱密度（power spectral density, PSD）显示中心频率位于4.25 GHz，与PLL目标工作频率匹配。10 dB带宽测量为1.02 GHz，覆盖FCC分配的3.1–6 GHz UWB频段，整个频谱包络低于FCC室内掩模-41.3 dBm/MHz，确认法规合规性。该结果直接验证了所提占空比PLL的频率校准能力。在18 mm猪组织传输后，外部天线捕获的时域波形中，接收脉冲可从噪声底中清晰区分，相邻脉冲在整个约150 ns观测窗口内表现出一致的幅度和间隔，确认了来自PLL锁定载波的稳定定时。

完整TX包括所提占空比PLL的功耗分解显示，PLL为总系统功率增加了约六分之一。这一开销是适度的，考虑到它替代了外部精密电压源的需求，并通过SCVH机制提供自主频率校准。在10% PLL占空比下，PLL对平均TX功率的有效贡献进一步降低，因为PLL仅在校准 intervals期间活跃，在静默阶段消耗近零电流。完整TX系统功耗为0.58 mW，频谱效率为2.9 pJ/b（10–200 Mbps范围内），是所有带片上频率校准设计中PLL功耗最低的，复合品质因数为9.3 pJ/(b·V)。

**结论**

本文提出了一种面向神经植入式装置的低功耗占空比锁相环与紧凑型分形天线协同设计架构。通过集成开关控制电压保持模块，该设计实现了周期性校准，同时在静默阶段保持电压稳定性，在极低功耗下维持稳定载波频率。PLL采用双振荡器方案，后仿真确认4.25 GHz锁定频率、0.5 μs锁定时间、2.14 ps峰峰抖动和90 μW平均功耗，相比连续工作PLL降低89%，品质因数达0.021 mW/GHz。协同设计的8 mm × 10 mm CPW馈电分形天线直接呈现PA输出的共轭阻抗，消除片上匹配网络，在模拟肌肉组织中实现600 MHz 10 dB阻抗带宽（3.97–4.57 GHz）和全频段低于2的电压驻波比。集成TX-PLL系统经体外猪组织实验验证，测量输出脉冲保持310 mV峰峰振幅和1.7 ns脉宽，PSD确认4.25 GHz中心频率和1.02 GHz 10 dB带宽。完整系统功耗0.58 mW，具备 competitive 的能效效率、最低的带校准PLL功耗和优异的综合品质因数，为神经植入式装置的超低功耗无线通信提供了有效的技术方案。