一种采用模拟预失真DTC技术的低杂散分数N DPLL，用于实现二阶/三阶校准

《IEEE Journal of Solid-State Circuits》：A Low-Spur Fractional-N DPLL With Analog Pre-Distortion DTC Implementing Second-/Third-Order Calibration

　　

摘要：

本文介绍了一种低杂散、低抖动的分数N型数字锁相环（DPLL），该锁相环采用模拟预失真数字-to-时间转换器（APD-DTC）来通过补偿二阶和三阶非线性效应，从而抑制分数杂散，且无需使用复杂的数字预失真技术。为支持背景校准，文中提出了一种基于相位检测器增益（PDG）的杂散水平检测机制，用于动态调整二阶和三阶补偿系数。这种校准仅需一个紧凑的1位单入口查找表（LUT），从而以最小的开销实现非线性校正。采用65纳米CMOS工艺制作的原型器件面积为0.27平方毫米，功耗为5.6毫瓦。在100兆赫兹的参考频率下，该器件的输出频率接近整数值7吉赫兹，其分数杂散水平被抑制到-65.7分贝信噪比以下，积分抖动值为154飞秒。与其他分数杂散水平低于-60分贝信噪比的数字锁相环相比，该设计在参考频率相对性能指标（FoMREF）方面取得了-238.8分贝的优异成绩。