创新性故障分析硬件解决方案以实现3D IC的系统级调试

《Microelectronics Reliability》：Innovative FA hardware solution to enable system-level debug of 3D ICs

　　

生成式人工智能（AI）、汽车电气化和物联网（IoT）的快速增长驱动了对高性能集成电路（IC）的空前需求，预计到2030年将推动半导体行业达到1万亿美元规模（Burkacky等，2022；PWC，2025）。这推动了对先进工艺（FinFET、Gate-All-Around、Forksheet、CFET、背侧供电网络）和3D封装技术（芯片粒、异构集成、共封装光学）的采用。不幸的是，在3D IC（如封装堆叠（PoP）产品）中的组件堆叠在电性故障隔离（EFI）期间产生了光学屏障。本论文提出了一种新颖的故障分析（FA）硬件和样品制备解决方案，可在移动系统级芯片（SoC）PoP器件上实现系统级FA，其中DRAM堆叠在逻辑控制器器件之上。对底层裸片执行EFI的主要挑战是提供直接视线（LoS）访问，同时通过称为穿中介层过孔（TIVs）的极小互连维持顶层DRAM功能。该突破性硬件解决方案首次克服了在SoC硅片顶部连接DRAM的挑战，利用了尽可能小的中介层引脚间距（约210 μm）和先进的DRAM卡设计，该设计融入了严格的设计规则，以通过DDR训练测试实现高达6.3 Gbps的速率，并运行标准Android压力应用程序。本文将讨论用于系统级测试（SLT）平台的FA硬件解决方案的结果，以及通过这一创新方案实现的几个FA用例。最后，本文将讨论该硬件的局限性，以及改进和进一步工作的机会。这一新颖解决方案为3D IC器件在系统级平台上的故障分析铺平了道路，这些器件不仅用于移动应用，还用于组装在复杂封装中的云、服务器和量子计算IC。

**论文解读：创新性故障分析硬件实现3D IC系统级调试**

**研究背景与问题**
生成式人工智能（AI）、汽车电气化和物联网（IoT）的爆发式增长推动了对高性能集成电路（IC）的迫切需求，预计半导体行业将在2030年达到万亿美元规模。这促使先进工艺（如FinFET、Gate-All-Around）和3D封装技术（如芯片粒、异构集成、共封装光学）的广泛采用。然而，在3D IC中，如封装堆叠（PoP）产品，组件堆叠在电性故障隔离（EFI）过程中形成光学屏障。PoP器件中DRAM堆叠于逻辑控制器之上，对底层裸片进行故障分析时，既要提供直接视线（LoS）光学访问，又要通过穿中介层过孔（TIVs）保持顶层DRAM的功能，这构成了核心挑战。现有的自动测试设备（ATE）虽能通过结构测试筛选大部分缺陷，但仍有部分故障仅在系统级测试（SLT）中显现，而传统ATE平台因移除DRAM而无法复现系统工况。因此，研究人员亟需一种能在SLT平台上实现光学故障隔离（OFI）的硬件方案，以对底层逻辑裸片进行电性故障隔离（EFI），同时维持DRAM的正常运行。

**研究内容与结论**
研究人员提出并验证了一种创新的故障分析（FA）硬件解决方案，首次在系统级平台上实现了对3D IC（PoP移动SoC）的EFI。该方案通过“平板插座（FTS）”与PCB中介层（载板）替代传统带盖插座，并采用样品抛光工艺将DRAM及重分布层（RDL）去除、裸硅抛光至约50 μm残留硅厚度（RST），同时以化学镀镍钯金（ENEPIG）涂层保护暴露的铜TIVs免受氧化。关键创新在于设计了专用DRAM中介层与DRAM卡，通过针尖探针接触间距约210 μm的TIVs，将DRAM移至逻辑裸片侧方，从而为底层裸片提供完整光学通路，同时恢复DRAM功能。系统级验证表明：该硬件可在820 Mbps频率下稳定运行完整Android堆栈（含“stressapptest”压力测试），支持光子发射（PEM）、热成像（Lock-in-Thermography）、动态激光刺激（DLS）等OFI技术。眼图分析显示低频率下信号完整性良好，但数据率提升至1076 Mbps以上时信号裕度下降，限制了全栈功能。该工作发表于《Microelectronics Reliability》，其重要意义在于为3D IC（包括移动、云、服务器及量子计算芯片）的系统级调试提供了可行性范式，突破了传统ATE仅覆盖结构测试的局限。

**关键技术方法**（不超过250字）
关键技术方法包括：①平板插座（FTS）与PCB中介层设计：采用无盖平板插座，将器件（DUT）焊接于PCB中介层后固定于FTS，实现无遮挡光学访问，同时通过底填材料增强机械稳定性。②样品抛光与ENEPIG表面处理：磨除顶层DRAM及RDL，将硅背侧抛光至50 μm RST，随后对暴露的铜TIVs进行化学镀镍钯金（ENEPIG）涂层，防止氧化并改善接触电阻。③DRAM中介层与DRAM卡结构：开发专用DRAM中介层，以针尖探针连接TIVs（间距~210 μm），通过DRAM卡（采用与原始器件相同的单DRAM芯片）侧向放置恢复信号路径；设计中严格考虑信号完整性（SI）与电源完整性（PI），采用低损耗高频层压板、带状线布线与盲埋孔，并优化电源分布网络（PDN）。④混合ATE/SLT平板插座：设计兼容ATE负载板与SLT载板的混合插座，用于载板连续性测试及ATE级DRAM验证。所有样品均来源于移动SoC PoP器件，未涉及具体队列来源。

**研究结果**

**5. 结果**
通过LPDDR5x性能矩阵评估（表1），该FA硬件在820 Mbps数据率下通过了所有软件复杂度层级（从裸金属层到Android应用层），证明其系统级功能完整性。随着频率升至1076 Mbps及1344 Mbps，信号完整性逐渐退化（图15的眼图比较），导致Android堆栈不稳定，但低层内核与训练功能仍可运行。使用多线程“stressapptest”（配置-A -M 1024 -m 4 -i 2 -f ./neon -s 60）在820 Mbps下进行压力测试，成功模拟了任务模式负载。片上眼监控器显示，尽管DRAM路径延长，四个物理通道（PHY）的写入与读取眼图仍保持宽裕的电压与时序裕度，符合JEDEC规范（图14）。研究表明，该硬件为系统级调试提供了理想基线，但高速率局限性源于DRAM侧置引入的信号路径不匹配。

**6. FA案例研究**
**6.1 DDR PHY泄漏分析**：通过SLT平台上的PEM检测，确定DDR接口中特定测试序列下误开启的模块导致的漏电。PEM图像显示发射晶体管符合预期Vt（阈值电压）特性，验证了测试序列的正确性。
**6.2 热分析与热图**：利用热像仪在SLT硬件上获取不同测试序列下的热分布，识别激活的IP模块及热点（图17）。完整裸片光学可访问性使任意位置的热轮廓均可记录。
**6.3 静态与待机电流测量**：在SLT平台上进行等效于ATE的IDDQ（静态电流）测试，结合PEM定位泄漏源。PEM图像确认仅有预期开启的IP模块有发射，表明测试设置无误，未发现异常漏电。

**讨论与结论**
讨论部分指出，DRAM中介层与DRAM卡堆叠总高度约6 mm，限制了固体浸没透镜（SIL）的直接接触光学成像，故大部分OFI需依赖空气间隙透镜；激光电压探针与成像（LVX）技术因依赖SIL而受限，但PEM、热成像及动态激光刺激仍有效。另一主要限制是DDR数据率受限于DRAM侧置引起的非对称布线，导致信号路径失配和延长。该硬件能有效复现硬故障（在ATE测试中逃逸的缺陷），但对依赖高频或高负载的性能退化故障可能因频率降低而无法充分复现，甚至引入新干扰。为此，研究人员提出系统级EFI工作流（图19）：先确定失效电压/频率基线，生成降速FA调试脚本，在参考器件（含全封装与样品制备后）上验证，再对原始失效器件进行预样制备基线确认、样制备后检查，确保硬件引入的伪差可被识别。结论部分翻译如下（保留原文格式）：
本论文提出了一种新颖的FA硬件设计，可在系统级平台上实现光学故障隔离。研究人员展示了其开创性SLT FA硬件的不同组件，以及注意事项和局限性。本文还介绍了DRAM卡设计与优化的最佳实践。首个原型的初步表征结果令人鼓舞——实现了直至Android应用的完整功能。DRAM工作频率存在一定限制，但由于主要目标是启用底层逻辑裸片的OFI，大多数测试仍可在较低DDR数据率下运行，这使得该硬件解决方案成为3D IC在系统级平台调试中的重大突破。