一种结合形态工程技术的新型协同掺杂方法,用于降低垂直FET中的寄生栅极电容

《Microelectronics Journal》:A novel synergistic doping combined with morphology engineering technique for parasitic gate capacitance reduction in vertical FETs

【字体: 大 中 小 】 时间:2026年07月08日 来源:Microelectronics Journal 2.2

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  王志成|朱辉龙|张永魁|李永亮中国科学院微电子研究所集成电路制造技术国家重点实验室,中国北京,100029摘要本文提出一种新的协同掺杂与形态工程相结合的技术(SDME),用于降低垂直通道晶体管中的寄生栅极电容(Cgg)。SDME方法将外延原位掺杂、固态源极扩散和原子层刻蚀有机结合

  
王志成|朱辉龙|张永魁|李永亮
中国科学院微电子研究所集成电路制造技术国家重点实验室,中国北京,100029

摘要

本文提出一种新的协同掺杂与形态工程相结合的技术(SDME),用于降低垂直通道晶体管中的寄生栅极电容(Cgg)。SDME方法将外延原位掺杂、固态源极扩散和原子层刻蚀有机结合,从而在三维空间内重构源漏扩展区。该技术不仅显著降低了寄生Cgg值,还能使导通状态电流(Ion)高于传统带内衬结构的垂直通道晶体管。首先,我们确定了该方案的关键设计参数并优化了通道形状;其次,通过大量TCAD模拟进行多目标优化,以在Ion和Cgg之间找到平衡点;最后,在15级环形振荡器中,该方案不仅在各种负载条件下都能与氮化物侧壁结构(κ?=?7.9)的性能相媲美,甚至在重负载条件下也能接近低κ值(κ?=?3.3)内衬结构所达到的性能水平。

引言

特征尺寸的不断缩小是推动集成电路发展的关键因素。然而,现有的主流横向通道FET面临着一些根本性的物理限制,这些限制使得接触栅极间距和单元高度难以进一步缩小。为克服这一难题,垂直通道FET提供了一种新的发展路径。垂直通道FET架构改变了决定接触栅极间距的因素,使其仅取决于源漏长度和器件隔离程度,从而大幅缩小了单元尺寸。这些固有优势凸显了垂直通道FET在持续缩小尺寸方面的巨大潜力,使其有望在先进逻辑芯片中得到广泛应用。
寄生栅极电容对垂直通道FET的性能有着重要影响。为降低这一数值,人们采用了内衬结构,但这种结构存在两个缺陷:其一,其厚度对刻蚀时间极为敏感,导致工艺一致性较差;其二,垂直通道FET中的源漏自屏蔽效应会在内衬下方形成低掺杂区域,这一区域既无法通过离子注入掺杂,也难以通过栅极控制,从而导致较高的串联电阻,进而严重降低导通状态电流。
为解决垂直通道FET中内衬结构的这些问题,本文提出了一种名为协同掺杂与形态工程相结合的新技术,用以有效抑制寄生Cgg。该技术能够对源漏扩展区进行全方位的三维重构:首先,通过外延原位掺杂和固态源极扩散相结合的方式,确定垂直方向和横向的掺杂分布;其次,通过选择性外延和原子层刻蚀的协同作用,实现对源漏扩展区的精确形态控制。通过对几何结构和掺杂程度的共同优化,最终实现所需的三维重构效果。接下来,我们系统地确定了SDME方案的关键设计参数,随后通过数千次TCAD模拟进行多目标优化,以在最大化导通状态电流和最小化寄生Cgg之间找到最佳平衡点。然后,利用自适应加权求和理论确定帕累托前沿,从而明确各指标之间的最优权衡关系。为了进行公平严谨的比较,我们还对传统内衬结构进行了优化,调整了内衬厚度和退火时间。之后,分别采用SDME方案和传统内衬结构的最佳配置进行简化模型构建,为后续的电路级性能评估提供统一依据。最后,通过改变15级环形振荡器的负载电容,模拟了多种应用场景,对两种方案进行了重新评估,以确定能够优化频率和功耗的器件参数。最后,对这些最优参数进行定量对比,从而明确所提出的SDME技术相较于传统垂直通道FET的优势与不足。
本文的结构如下:第二部分介绍了仿真环境和SDME制造工艺;第三部分对这两种技术进行了对比分析;第四部分给出了结论性意见。

章节要点

器件仿真基准

图1展示了本研究中使用的TCAD仿真结构。图1(a)和(b)分别为没有内衬的垂直通道FET和双通道FET结构;图1(c)和(d)则为采用传统内衬的结构。器件的一些关键尺寸参数取自2024年“更多摩尔”国际器件与系统路线图,详见表1。如图1(a)所示,垂直通道FET/双通道FET的总体寄生Cgg值

利用SDME优化Cgg值

传统内衬结构的一个主要缺陷是,由于源漏扩展区的长度会随着内衬厚度的增加而变化,因此在该区域内不可避免地会形成低掺杂、高电阻的区域。鉴于这一参数对器件性能的重要影响,对其进行优化对于确保两种方案之间的公平比较至关重要。为优化掺杂分布,我们将退火温度固定为1050°C,同时调整退火时间

结论

本文介绍了一种名为SDME的新技术,可用于降低垂直通道FET中的寄生Cgg值。该技术通过以下方式实现源漏区域的三维重构:1)利用原位外延技术控制垂直方向的尺寸和掺杂分布;2)通过原子层刻蚀实现横向形态控制;3)借助BSG/PSG固态扩散技术优化横向掺杂程度。通过自适应加权求和理论对SDME方案的关键参数进行多目标优化,我们确定了导通状态电流与寄生Cgg之间的帕累托前沿

CRediT作者贡献说明

王志成:研究工作、方法设计、软件应用、论文撰写——初稿撰写、论文修改与润色。朱辉龙:概念构思、研究工作、项目管理、监督指导、资源协调。张永魁:项目管理、文献评审、概念构思、研究工作。李永亮:概念构思、项目管理、监督指导、资源协调。

利益冲突声明

作者声明,他们不存在任何可能影响本文研究结果的已知财务利益或个人关系。

致谢

本研究的部分资金来自国家自然科学基金(项目编号:92564303),另一部分资金则来自北京市自然科学基金(项目编号:4262092和4264149)。
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