基于芯片的硬件平台可扩展且具备内存感知的多标量乘法技术

《IEEE Transactions on Very Large Scale Integration (VLSI) Systems》：Chiplet-Based Techniques for Scalable and Memory-Aware Multiscalar Multiplication on Hardware Platforms

　　

摘要：

本文提出了一种高性能架构，用于在ASIC平台上加速多标量乘法运算，旨在满足高吞吐量和可扩展性要求的加密应用。目前FPGA和ASIC平台上的MSM加速器通常侧重于设计高效的处理单元，以执行资源密集型的椭圆曲线点运算，这类运算需要大量384位模乘器。我们的方法与现有研究不同，采用芯片级设计，从而在面积、功耗和计算吞吐量之间实现最佳平衡。通过分析不同窗口大小下的内存需求，我们确定了12位和13位窗口的最佳混合配置，这使得每个芯片级上能够高效集成多个处理单元。在仅使用单个处理单元的情况下，我们的设计相比现有方案速度提升了1.37倍，面积减少了1.3倍。此外，我们的多处理单元芯片级设计在面积-时间积方面比单片设计高出2.2倍，同时还能降低生产成本并提高产量。