耦合线建模与设计在（Bi）CMOS技术中

《IEEE Journal on Miniaturization for Air and Space Systems》：Coupled-Lines Modeling and Design in (Bi)CMOS Technologies

　　

本文建立了一种系统性的建模与设计方法，用于将耦合线（Clines）结构整合到标准CMOS/BiCMOS设计流程中。从技术提供商的角度，研究人员首先提出了一种紧凑的电路级建模技术。通过利用单频率、单长度预表征器件，该方法大幅降低了参数提取复杂度，并生成了一个高度可管理的数据库，适用于工艺设计套件（PDK）集成。为了直观地记录和传达这一设计空间，研究人员引入了“Clines图表”。这些图表封装了整个参数集，作为代工厂与用户之间的稳健接口。对于电路设计人员，该图表充当了一种面向设计的工具，将物理尺寸与电参数联系起来。这种可视化不仅使特性阻抗约束一目了然，还揭示了关键性能趋势，包括品质因数以及传播模式之间的相速度差。为了证明这一点，研究人员将该框架应用于分析并比较了商用55nm BiCMOS工艺中的多种微带线和带状线架构。最后，作为实际概念验证，研究人员通过设计定向耦合器验证了完整设计流程，展示了所提出模型与测量结果在高达220 GHz频率范围内的精确一致性。

**论文解读文章**

**研究背景与问题**

毫米波（mm-wave）应用在硅基CMOS/BiCMOS（(Bi)CMOS）技术中日益成熟，主要得益于晶体管高频响应的进步。在此频率下，基于传输线的分布式元件因具有更高品质因数（Q）、明确处理寄生效应以及波长缩放尺寸，优于集总元件（电容、电感、变压器）。耦合线（Clines）相较于单传输线（Tlines）提供了更多设计自由度，可用于阻抗匹配、功率分配/合成和定向耦合器，但建模复杂度显著增加。当前，大规模Clines建模面临碎片化挑战：现有方法如经验公式、每单位长度RLGC矩阵（电阻、电感、电导、电容）、全波电磁（EM）仿真以及人工智能/机器学习（AI/ML）等各有局限。例如，经验公式在多层CMOS中不适用；RLGC提取需要宽频带数据且计算量大；AI/ML则存在计算开销和标准化集成问题。因此，工艺设计套件（PDK）中普遍缺乏Clines的电路级模型和参数化单元（p-cells），阻碍了高效设计流程。为此，本研究旨在建立一种面向PDK集成的完整Clines建模与设计方法。

**研究内容与结论**

研究人员提出了一种紧凑电路级建模技术，通过假设准TEM传播模式、对称均匀结构以及毫米波频率下材料的物理特性，将16个频率相关的RLGC参数简化为4个复波参数：偶模和奇模特性阻抗（Z_0e、Z_0o）以及传播常数（γ_e、γ_o）。该技术仅需单频率、单长度预表征，大幅降低参数提取复杂度，生成易于PDK集成的小型数据库。同时，引入“Clines图表”作为可视化设计工具，直接映射物理尺寸（线宽W、间距G）与电参数，并揭示品质因数、模式相速度差等关键趋势。研究人员在商用55nm BiCMOS工艺（STMicroelectronics B55X）中，对多种微带线和带状线架构进行了分析比较，并设计定向耦合器进行实验验证。结果表明，模型与全波EM仿真及测量结果在高达220 GHz频率范围内高度一致，相对误差小于2%。该论文发表在《IEEE Journal on Miniaturization for Air and Space Systems》。

**主要关键技术方法**

本研究采用以下关键技术方法：（1）基于准TEM和对称均匀假设，利用模态分解将16个RLGC参数简化为4个复波参数（γ_e、γ_o、Z_0e、Z_0o），并假设电阻R与频率的平方根（√f）成正比，电感L、电容C和电导G在毫米波频段近似恒定。（2）单频率、单长度预表征：从125μm长的Clines结构中提取四个参数，通过频率外推（α∝√f，β线性外推）重建宽带响应。（3）Clines图表：将物理尺寸（W、G）与电参数（Z_0e、Z_0o、Q_e、Q_o、相位差）关联，并叠加耦合系数和系统阻抗等值线。（4）EM仿真简化：以密集地平面替代网格地平面，并确定最小仿真长度125μm以确保参数稳定。样本队列来源：商用55nm BiCMOS工艺（STMicroelectronics B55X）的7层金属后道工艺（BEOL）。

**研究结果**

**Section II. Coupled-Lines Modeling**
- **A. Uniform and Symmetrical Clines in MM-Wave CMOS**：通过分析对称均匀Clines在毫米波（Bi）CMOS材料中的物理特性（趋肤效应、介质损耗可忽略等），将16个频率相关RLGC参数简化为8个（R₁₁、R₁₂、L₁₁、L₁₂、G₁₁、G₁₂、C₁₁、C₁₂），且具有可预测的频率变化。
- **B. Obtaining Useful Parameters**：基于准TEM多导体传输线（MTL）理论，推导出偶模和奇模为独立传播模式，只需四个复参数（γ_e、γ_o、Z_0e、Z_0o）即可完全描述Clines行为。
- **C. Clines Charts**：提出Clines图表，以Z_0e为横轴、Z_0o为纵轴，叠加恒定W和恒定G曲线，以及耦合系数和系统阻抗等值线，实现物理尺寸与电参数的双向映射。
- **D. Schematic Model**：建立电路级模型，通过混合模式与单端S参数转换，利用预提取的四个参数重构四端口Clines响应，并引入品质因数Q'_(e,o) = 1/2·β'_(e,o)/α'_(e,o)用于性能比较。
- **E. Model Evaluation**：通过两个定向耦合器用例（3dB-50Ω和10dB-50Ω）验证模型，与全波EM仿真相比，所有S参数误差小于2%，且单频率提取可准确预测宽带响应。

**Section III. Technology-Providers View**
- **A. Technology Presentation**：介绍STMicroelectronics B55X BiCMOS工艺的7层金属BEOL，以微带线架构为例（信号层M7，地平面M2&M1）。
- **B. EM-Bench Simplification**：通过EM仿真简化，发现用密集地平面（不启用“Solve Inside”）可准确估算损耗，且125μm长度是精度与资源的合理折中；这些简化适用于Clines的偶模和奇模。
- **C. Clines Charts Trends Analysis**：对M7信号、M2&M1地平面的微带线进行参数扫描，Clines图表显示：增大间距G降低Z_0e、升高Z_0o；增大宽度W降低两者；相位差（θ_e-θ_o）在3dB耦合时可达-12°；偶模Q_e（21-30）与奇模Q_o（5-40）差异显著。

**Section IV. Technology-Users View**
- **A. Couplers Using Microstrip Architectures**：分析三种微带线架构（地平面分别为M2&M1、M5、M6）。M5地平面降低阻抗但Q因子相近；M6地平面适用于低阻抗应用，50Ω线宽仅2.7μm。设计并制作6dB-50Ω定向耦合器，测量至220 GHz，显示M5地平面耦合器插入损耗更低（S₂₁=-1.5dB vs -2dB），隔离度更好（25.6dB vs 24.7dB），与Clines图表预测一致。
- **B. Couplers Using Stripline Architecture**：研究M6信号层、M5&M7地平面的带状线架构。尽管场限制在介质内，但由于多层介电常数不均匀，仍存在相位差（可达-10°）。制作10dB-40Ω和17dB-50Ω耦合器，测量结果与模型和EM仿真趋势一致，插入损耗因垂直过渡略高。
- **C. Clines Loss Analysis**：通过模型计算λ/4结构的总耗散损耗，发现损耗由Q_e和Q_o的乘积主导，但受Z_0e、Z_0o组合影响。Clines损耗图显示，在150 GHz，各架构损耗范围为0.15-0.65 dB。

**讨论与结论**

**讨论部分**：研究人员评估了建模假设的有效性。与全波EM仿真及测量的对比表明，准TEM假设、模式独立性以及电阻的√f频率依赖性均成立；提取的波参数（Z_0e,o、β_e,o、α_e,o）在10-220 GHz范围内误差可控。此外，Clines图表可作为标准化BEOL能力沟通工具，供代工厂与设计师使用。未来工作可扩展至准均匀或非对称结构。

**结论部分翻译**：本文解决了先进CMOS/BiCMOS技术中耦合线（Clines）在设计、仿真、利用和数据组织方面的重大挑战。分析还涉及单传输线（Tlines），因为它们被视为Clines的特例。目前，缺乏高效统一的流程解释了为什么现代工艺设计套件（PDK）中普遍缺少Clines的标准原语（如参数化单元和电路模型）。为弥补这一不足，研究人员建立了一种紧凑电路级建模技术。通过假设毫米波（Bi）CMOS中Clines的特定物理行为，推导出最小但精确的电路表示。这直接简化了参数提取阶段，将所需源数据限制为单频率和单长度仿真，从而消除了传统技术表征中繁重的计算开销，生成了高度可管理的数据库，适用于PDK集成。经评估，该工作流在DC至220 GHz范围内，所有S参数相对于全波EM仿真的相对误差小于2%，以电路级仿真的计算成本实现了EM级精度。此外，将这些外推参数与EM仿真和测量结果对比，确认了支持可预测频率外推的假设是稳健的，从而完整验证了该方法。研究人员引入了“Clines图表”作为图形化数据组织工具。通过直接映射Clines电参数与物理尺寸，这些图表发挥了关键的双重作用。对于技术提供商，它们建立了标准化的高效格式来记录其后道工艺（BEOL）能力。对于电路设计人员，这些图表充当算盘，即时突出特性阻抗约束，并揭示其他关键参数（如模态相位差和品质因数）的趋势，这些参数可能显著影响最终电路性能。这一综合工具促进了在整个电路设计过程中对架构内和跨架构的权衡进行即时评估。为展示该工作流的实用性，研究人员在商用55nm BiCMOS工艺中对三种微带线架构和一种带状线架构进行了全面研究。生成的Clines图表提供了对电路设计中常被忽略的参数的清晰洞察。例如，由不同相速度引起的偶模和奇模电长度差（相位差）即使在部分带状线中也会因非均匀介质环境而存在，且在微带线架构中固有地更高。这种相位差每四分之一波长可超过12°，显著降低耦合器应用中的方向性。同样，尽管设计人员通常为理论简化假设无限品质因数，但提取数据显示品质因数不仅有限，而且高度依赖于模式。同一器件的偶模和奇模品质因数可能差异显著，表明一种传播模式比另一种衰减更严重。此外，图表提供了耗散损耗的全局视角，显示在150 GHz，所评估架构中四分之一波长Clines的插入损耗范围为0.15 dB至0.65 dB。为验证这些发现，研究人员选择定向耦合器作为典型应用进行实际概念验证。制作的有源器件成功测量至220 GHz，与所提出模型高度一致，并明确证实了图表预测的行为趋势，如更高相位差与更低隔离度之间的直接相关性。总之，本文提供了一个完整且经过验证的工作流，用于将耦合线结构整合到标准（Bi）CMOS设计环境中。所提出的方法简化了设计流程，减少了仿真开销，使设计人员能够自信地实现基于Clines的新型毫米波电路。