基于二进制门双边沿单元及低功耗截断技术的时域内存内计算宏

《Microelectronics Journal》：A time-domain compute-in-memory macro with binary-gated dual-edge cell and low-power truncation TDC

　　摘要：本文提出了一种基于二进制门控双边沿单元的时域计算在内存中架构，用于二进制权重网络。该单元通过二进制门控有效降低了亚阈值非线性问题，同时凭借双边沿操作提升了能效。此外，一种低功耗异步设置截断型时域数字转换器可通过截断延迟链和控制DFF的工作状态来进一步降低动态功耗。而奇偶交替采样方案则能在几乎不损失精度的前提下减少一半的DFF使用量。该架构在55纳米CMOS工艺下实现时，其在0.8伏电压下的能效可达403.8至604.7 TOPS/W。在处理8位输入、1位权重的CIFAR-10数据集时，该架构的推理准确率可在90.87%至91.14%之间。

引言：基于SRAM的计算在内存中架构是一种极具前景的技术，它能够在内存内部直接执行计算操作。这类架构大幅减少了数据在内存与计算单元之间的传输，从而提升了边缘设备上处理数据密集型人工智能任务时的能效与响应速度。从算法层面来看，二进制权重网络因其简单的计算方式和较高的硬件效率，被广泛用作轻量级神经网络，尤其适合资源受限的物联网应用。已有研究表明，当数据精度低于8位时，模拟计算方式相比数字计算方式能实现更高的能效。因此，将模拟域计算在内存中架构与二进制权重网络模型相结合，为同时解决低功耗运行与高计算需求之间的矛盾提供了可行路径。

目前，模拟计算在内存中架构主要在电流、电荷和时间三种信号域中实现。不过，无论是电流域还是电荷域方案，在数据积累过程中都存在信号裕度不足的问题。随着先进工艺节点中供电电压的降低，模数转换器的输入电压摆幅也会进一步缩小，这不仅会降低感知裕度，还会加剧输出非线性问题。此外，这些电压感知方案还需要依赖电容器和模数转换器等额外组件来将模拟乘累加运算的结果转换为数字形式，从而带来较大的面积和功耗开销。相比之下，时域计算方式通过将数据以脉冲宽度的形式进行编码，为解决这些问题提供了另一种思路。由于脉冲切换频率较低，时域计算通常能消耗更少的能量。

时域计算在内存中架构的能效在很大程度上取决于延迟单元的结构。目前，电流匮乏型单元因具有较小的电容负载和较高的固有效率而被广泛使用。然而，这种结构存在延迟范围与精确度之间的固有trade-off。为满足乘累加运算对较大延迟范围的需求，晶体管必须工作在亚阈值区域。在该区域内，漏极电流会随栅源电压呈指数级变化，这使得延迟值极易受到工艺差异、阈值电压波动以及温度变化的影响。这种亚阈值非线性问题会成为限制推理精度的关键瓶颈，而在长延迟链架构中这一问题会更加严重。

此外，一些先前的研究仅利用输入脉冲的单边沿进行计算，从而导致计算效率较低。虽然有研究提出了双边沿机制，但仍然需要将两侧边缘的延迟值相加才能得到最终的乘累加运算结果。这样的设计未能充分利用两侧边缘各自携带信息的能力。而且，其延迟调节仍依赖于亚阈值偏置，因此根本的非线性问题并未得到解决。在量化处理方面，由于结构简单，闪存式时域数字转换器被广泛采用。但随着量化位数的增加，所需的延迟单元和DFF的数量也会呈指数级增长。此外，即使在脉冲宽度已经量化之后，信号仍会继续在延迟链中传播，从而导致不必要的动态功耗。而二进制权重网络由于其权重为二进制形式，本身就具有较高的稀疏性——通常超过50%的权重值为零。这意味着在大多数运算周期中，大量的时域数字转换操作其实都是不必要的。然而，现有的设计并未充分利用这一特性来提升能效。

为解决上述问题，本文提出了一种基于二进制门控双边沿单元的时域计算在内存中架构。该架构的主要优点包括：（1）通过二进制门控有效降低了亚阈值非线性问题，同时借助双边沿双输入操作提升了能效；（2）配套设计的低功耗异步设置截断型时域数字转换器可通过截断延迟链和控制DFF的工作状态来降低动态功耗；（3）奇偶交替采样方案能够在几乎不损失精度的前提下减少一半的DFF使用量，同时实现误差抵消效果。

整体架构与映射方案：图1展示了所提出的计算在内存中架构的整体结构以及1位权重、8位输入情况下的映射方案。该架构主要由基于二进制门控双边沿单元的阵列构成，每个子阵列都配有低功耗异步设置截断型时域数字转换器。此外，该架构还包含带有ReLU函数的移位加法模块、顶层数字控制器、输入脉冲发生器、输入写缓冲区以及权重写缓冲区。当计算开始后，脉冲发生器会向每个子阵列发送初始脉冲，随后乘累加运算的结果会逐步在阵列中累积起来。

仿真结果与分析：图8显示了在55纳米1P6M标准CMOS工艺下实现的所提计算在内存中架构及二进制门控双边沿单元的布局情况。整个架构的面积为684×674微米平方，阵列由144×65个二进制门控双边沿单元组成（包括参考列），每个单元的面积为3.16×7.34微米平方。数字部分与模拟部分均在0.8伏的供电电压和100兆赫兹的时钟频率下工作。为验证二进制门控双边沿单元的精度优势，我们通过蒙特卡洛仿真对其与传统方案进行了对比分析。

结论：本文提出了一种基于二进制门控双边沿单元的时域计算在内存中架构，用于二进制权重网络。该单元通过二进制门控避免了亚阈值非线性问题，其双边沿双输入操作则提升了能效。低功耗异步设置截断型时域数字转换器可通过截断延迟链和控制未使用的DFF来降低动态功耗，而奇偶交替采样方案则能在几乎不损失精度的前提下减少一半的DFF使用量。在该架构下，其在0.8伏电压、100兆赫兹时钟频率下的能效可达604.7 TOPS/W，而在CIFAR-10数据集上的推理准确率可在90.87%至91.14%之间。

作者贡献说明：高金玉负责概念设计、方法研究、实验分析、结果验证、形式化分析以及论文初稿与修改工作；李明瑞负责结果验证、形式化分析以及论文修改工作；石文辉负责软件实现、结果验证以及论文修改工作；陈龙负责形式化分析以及论文修改工作；赵烨负责资源协调与资金申请工作；乔淑珊负责论文审阅工作。

利益冲突声明：作者声明不存在任何可能影响本文研究成果的已知财务利益或个人关系。

致谢：本研究部分得到了北京市重大科技项目的支持，项目编号为Z241100004224003。

高金玉|李明瑞|石文辉|陈龙|赵烨|乔淑珊
中国科学院微电子研究所，北京，100029，中国