由于能够缓解电气传输中常见的频率依赖性损耗及均衡处理负担，短距离光互连技术已成为高密度数据传输领域的理想解决方案[1]、[2]。在汽车网络、高级显示设备以及板级并行互连等应用中，接收器不仅需要具备足够的时序裕度，还需保持低成本、小尺寸，并且能够在多个通道之间实现良好的扩展性。这些要求使得成熟的CMOS工艺成为系统集成的理想选择[3]，但同时也对模拟信号的带宽、时钟抖动以及电路面积提出了严格限制。
传统高速光接收器的一个主要局限在于依赖片上电感来实现带宽扩展和时钟生成。虽然电感峰化技术有助于提升前端带宽，但相关的被动元件会占用大量硅面积，而且在多通道系统中还可能引发电磁耦合问题[4]。同样，基于LC电路的时钟发生器虽能提供较好的相位噪声性能，但其较大的面积开销以及有限的多相位生成能力并不符合密集型并行接收器的需求[5]、[6]。因此，结合紧凑型环形振荡器时钟生成技术的无电感光前端架构，更适合用于面积受限的光链路设计[7]、[8]。不过，去除电感后，接收器会对光前端的带宽-噪声平衡以及时钟路径的相位噪声限制更为敏感，这也是需要解决的主要挑战。
在无电感光接收器中，前端带宽的选择至关重要。如果带宽过低，符号间干扰会加剧数据相关的确定性抖动，同时也会缩小水平眼图的开口度；而如果带宽过大，高频噪声会混入信号路径，增加决策点的随机抖动。因此，带宽选择不能仅仅基于最大化小信号频率响应这一标准，而应综合考虑符号间干扰引起的确定性抖动、噪声引起的随机抖动，以及时钟数据恢复电路输入端可用的时序裕度等因素。
时钟路径也带来了另一个需要权衡的设计问题。为了恢复时序裕度并提升系统整体稳定性，带有片上时钟数据恢复电路的集成光接收器已被广泛采用[9]、[10]。共享的环形锁相环结构虽然能够节省面积，还能为基于相位插值的时钟恢复提供多相位时钟，但其相位噪声以及与参考信号相关的干扰会影响采样时钟的质量以及可用的时序裕度[11]。在bang-bang型时钟数据恢复电路中，固有的抖动不仅会减少可用的采样裕度，还会改变有效相位检测器的增益，进而影响抖动跟踪性能。因此，锁相环的带宽、时钟数据恢复电路的环路参数以及恢复时钟的抖动容忍度，应当共同考虑而非单独优化。
除了随机抖动和环路动态特性外，相位插值的线性度在基于相位插值的时钟数据恢复电路中也至关重要。这种电路依赖于正交的多相位时钟来生成所需的采样相位。正交时钟误差以及与编码相关的幅度变化都可能降低插值的线性度，而由此产生的幅度变化还可能通过后续的CML到CMOS缓冲器转化为相位误差。为降低这类影响，本文采用了正弦波相位插值编码方案。与传统线性加权方式相比，正弦波加权能够在插值过程中更好地保持向量幅值，同时也能降低正交时钟误差带来的相位非线性问题。
本文介绍了一种基于180纳米CMOS工艺实现的双通道5吉比特/秒/通道无电感光接收器，适用于紧凑型短距离并行光链路。该接收器集成了光前端电路、共享的环形锁相环时钟生成器以及每个通道独立的基于相位插值的时钟数据恢复电路。为支持无电感设计，本文采用了抖动预算设计方法，通过综合考虑符号间干扰引起的确定性抖动、噪声引起的随机抖动、锁相环的相位噪声以及时钟数据恢复电路的抖动容忍度，来确定光前端和锁相环的合适带宽。在时钟数据恢复电路的时钟路径中，采用了正弦波编码的相位插值器，以降低正交时钟误差以及编码相关幅度变化带来的插值非线性问题。该芯片原型已通过数据恢复效果测试、时钟特性分析、误码率测试以及在指定光测试环境下的抖动容限测试进行了验证。
5吉比特/秒/通道的运行速率是根据整个接收器系统的可用带宽和时序裕度来确定的，这一系统包括无电感光前端、2.5吉赫兹的时钟路径、数据采样电路以及数字时钟数据恢复电路后端。要提升数据传输速率，就需要同步提升光前端的带宽、锁相环的输出频率、时钟分配路径的带宽、采样电路的更新速度以及时钟数据恢复电路的更新速率。实际上，本文提出的共享锁相环及基于相位插值的电路架构本身?并不局限于5吉比特/秒/通道的传输速率。
本文的其余部分结构如下：第2节介绍接收器的架构及电路实现方式；第3节阐述基于抖动预算的光前端及锁相环-时钟数据恢复电路设计方法；第4节讨论基于相位插值的时钟路径线性化技术；第5节展示测试结果及性能对比分析；第6节对全文内容进行总结。
