针对极低功耗人工智能芯片应用，研究注入锗量子点的扩展通道双栅极TFET技术

《Micro and Nanostructures》：Study of extended channel double gate TFET with injection of Ge quantum dot for extremely low power AI chip applications

　　摘要：本研究提出了一种新型的量子点辅助扩展通道双栅极隧穿场效应晶体管（QD-EC-DG-TFET），并利用Synopsys TCAD仿真对其进行了研究。与传统的EC-DG-TFET结构不同，该器件在源极-通道界面附近引入了锗量子点，以增强非局部能带间隧穿效应。这种锗量子点能够提高电场强度、缩小隧穿宽度，并调节能带结构，从而提升载流子的限制效果和传输概率。在所提出的结构中，通道延伸至源极区域，而锗量子点则嵌入到扩展的通道区域内，以此研究其对隧穿特性的影响。与传统TFET相比，这种量子点辅助结构表现出更好的能带对齐效果和更高的隧穿效率。经过优化的QD-EC-DG-TFET具有更优异的直流性能参数，包括更高的导通电流、更低的截止电流、更小的双向电流、更低的阈值电压以及更陡的亚阈值摆幅。这些改进特性使得该器件有望用于未来极低功耗的AI芯片应用中。

1. 引言
随着传统CMOS晶体管技术的规模缩小逐渐遇到物理和性能上的瓶颈，研究人员正在积极探索具有更高能效和更好性能参数的替代晶体管结构。其中，隧穿场效应晶体管（TFET）因其基于能带间隧穿原理而非热电子发射，本身就具备较高的能效，其亚阈值摆幅可低于传统MOSFET的60 mV/decade这一基本极限[1]。

然而，目前的低功耗TFET在性能参数方面存在局限，尤其是基于硅的设计，面临着导通状态电流较低的问题[2]。这主要是由于硅等间接带隙半导体材料的隧穿概率有限，且隧穿需要较宽的能量范围。为了解决这一问题，研究人员提出了多种器件级优化架构。TFET基于量子隧穿原理工作，因此能够实现较低的亚阈值摆幅和最小的漏电流[8]。不过，一个主要挑战在于如何获得较高的导通状态电流，尤其是在使用宽带隙材料时[9]、[10]。为应对这一挑战，研究人员提出了多种经过优化的先进TFET架构，如双栅极TFET（DGTFETs）、绝缘体上硅TFET（SOI-TFETs）[11]、高k介质基TFET[9]、[12]、[25]、TTFET[27]以及碳基TFET[1]，这些架构均展现了更好的性能。许多研究探讨了TFET在超低功耗应用中的潜力[13]、[14]、[15]、[16]、[17]、[18]，还有研究展示了其在射频和模拟性能方面的提升[13]、[16]、[18]、[19]、[20]。

我们提出了一种新方法，即将量子点整合到传统TFET结构中，以期克服现有限制并展现巨大潜力。量子点隧穿场效应晶体管（QD-TFET）可视为TFET的一种进阶版本，它在源极-通道界面处加入了锗量子点[30]。这些量子点在能带结构中引入了离散的能级，当这些能级与栅极偏压下的通道能带对齐时，就能促进共振隧穿现象[3]，从而显著提升隧穿效率，提高导通电流，同时保持TFET固有的陡峭亚阈值特性和低漏电流特性[5]。量子点还可以充当能量过滤器，仅允许在特定能级对齐时载流子隧穿，进而提升开关速度和能效。此外，量子点还能作为电荷存储元件[6]、[7]。

本文重点研究在TFET内部引入量子点后，其对隧穿机制及关键性能参数的影响，具体是通过Synopsys Sentaurus TCAD工具对基于锗的QD-EC-DG-TFET进行分析[21]。研究重点探讨了量子点尺寸、位置及材料组成对关键器件参数的影响，如导通电流与截止电流之比、亚阈值摆幅以及漏电流。通过将量子限制效应与隧穿物理相结合，QD-EC-DG-TFET为高效、极低功耗的应用提供了可行路径。

该器件的创新之处不仅在于引入了量子点，更在于将锗量子点与扩展通道双栅极TFET（EC-DG-TFET）结构相结合，这种设计在以往研究中尚未得到全面报道[30]。所提出的结构将锗量子点策略性地置于源极-通道隧穿结附近，以增强局部能带调控和电场强度，进而提升能带间隧穿效率。此外，与以往报道的量子点辅助TFET[30]以及扩展源极TFET[9]、[13]结构不同，本研究对量子点参数进行了系统优化和物理分析，包括量子点材料选择、尺寸变化以及在其所在EC-DG-TFET结构中的位置优化。此前的量子点辅助TFET研究大多仅关注量子点的引入，未能深入研究量子点尺寸和位置对器件性能的综合影响。而本研究表明，这些参数会显著影响局部能带结构、隧穿概率以及整体的开关性能和模拟/射频性能。与量子点TFET结构和扩展源极TFET结构相比，所提出的器件通过引入锗量子点作为额外的能带工程手段，实现了导通电流的提升、亚阈值摆幅的降低、双向电流的抑制，以及模拟/射频性能的改善。

因此，锗量子点引起的能量调控与EC-DG-TFET结构的相互作用构成了本研究的核心创新点。表3对所提出的QD-EC-DG-TFET与近期报道的量子点TFET及扩展源极TFET结构进行了对比分析，突显了所提器件的性能优势及其独特贡献。

表3. 不同TFET结构与所提QD-EC-DG-TFET结构的对比结果

参数 参考文献[30] 参考文献[35] 参考文献[36]
EC-DG-TFET 本文 本文 本文
导通电流(A/μm) 3.6×10^-5 1.2×10^-6 --
4.5×10^-5 4.9×10^-5
导通电流/截止电流比 10^12～10^8 10^9 2.3×10^10 2.5×10^10
双向电流(A/μm) 4.3×10^-15 -- 1.2×10^-18
阈值电压(V) 0.5 0.58 0.55
gm(mS) 2.7×10^-4 -- 1.7×10^-4
fT(GHz) 15.39 -- 1.19 35.3
TFP(GHz) 115.6 -- 124
T.T(ns) 9.8×10^-4 -- 4.5×10^-4
Cgg(F) 1.8×10^-15 -- 9.2×10^-16
EDP (fJ.ns/μm) -- 0.017

2. 所提器件结构与仿真
我们选择了TFET结构来提升源极与通道之间界的隧穿概率，具体做法是将器件的p+型源极延伸至通道区域，并在DG-TFET（QD-EC-DG-TFET）结构的扩展通道中注入量子点。图1展示了一种带有量子点的新型EC-DG-TFET结构的二维示意图。QD-EC-DG-TFET结构拥有扩展通道，因此能够获得良好的直流性能。我们在源极-通道界面处引入了直径不同、掺杂浓度为1×10^20（p型）的锗材料量子点。之所以引入量子点，是因为它是一种纳米结构，能够在三个空间维度上限制导带中的电子和价带中的空穴，从而进一步提升隧穿效率[6]。在仿真中，我们为源极、漏极和通道区域分别设置了掺杂浓度：每立方厘米1×10^20个p型原子、1×10^18个n型原子以及1×10^16个n型原子[22]。在QD-EC-DG-TFET的仿真中，我们选择了合适的源极掺杂浓度，这使得源极-通道结处的能带弯曲更加明显，进而提升了能带间隧穿的生成率。这一改进带来了更高的导通电流和更陡的亚阈值摆幅。在仿真研究中，我们在源极区域使用了带隙更小的锗作为半导体材料，这进一步缩小了能带间隙，增强了源极-通道界面的能带弯曲程度，从而提升了能带间隧穿的生成率。

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图1. QD-EC-DG-TFET的器件结构，栅极长度为20nm，Tox=1.5nm（HfO2）

表1列出了带有量子点的EC-DG-TFET结构的各项参数。该器件结构采用双栅极设计，各栅极的厚度均为5纳米。所采用的金属栅极功函数为4.3电子伏特[23]，栅极电介质为厚度为1.5纳米的氧化铪[24]。在QD-EC-DG-TFET结构的栅极电介质中使用高κ（高介电常数）材料，能够显著提升器件性能。栅极长度（Lg）、漏极长度（Ld）和源极长度（Ls）分别为20纳米、30纳米和30纳米。扩展通道的长度（Lo）及其厚度分别为8纳米和7纳米。

表1. QD-EC-DG-TFET结构的器件参数

参数 值
Lg (nm) 20
LS/D(nm) 30
Tg(nm) 5
源极掺杂浓度(cm-3) 1×10^20
通道掺杂浓度(cm-3) 1×10^16
漏极掺杂浓度(cm-3) 1×10^18
Tox (HfO2) (nm) 1.5
栅极功函数(eV) 4.3
Lo (nm) 8

在本研究中，我们对带有量子点的EC-DG-TFET结构进行了仿真，并分析了其数字和模拟性能参数。在直流分析中，我们研究了导通电流、双向电流、亚阈值摆幅、截止电流、阈值电压以及导通电流与截止电流之比等参数。在射频分析中，我们研究了截止频率、增益带宽积、跨导、寄生电容、跨导频率积、传输时间以及能量延迟积等参数。我们使用Sentaurus TCAD对注入了量子点的EC-DG-TFET结构进行了仿真，仿真结果经过校准后与参考文献[12]中报告的特性一致，如图2所示。校准是使用未经量子点处理的、通道长度为50纳米的参考TFET结构以及相应的物理模型进行的。在仿真结果与参考特性高度吻合后，我们将相同的校准模型应用于所提出的量子点辅助EC-DG-TFET结构，结果其特性也与参考值十分接近，从而验证了仿真框架的准确性。在QD-EC-DG-TFET结构的仿真中，我们采用了非局部能带间隧穿模型来准确描述隧穿电流和漏电流。具体而言，间接声子辅助隧穿是通过BTBT参数Apath = 3.29 × 10^15 cm^-3·s^-1和Bpath = 23.8 × 10^6 Vcm^-1来建模的[26]，这些数值是硅材料中间接跃迁的典型值。而在基于QD-EC-DG-TFET的结构中，锗材料的相应参数为Apath =1.67 ×10^15 cm^-3·s^-1，Bpath = 6.55 × 10^6 V/cm[26]。对于高掺杂区域，我们采用了基于Old-Slotboom公式的带隙窄化模型，以反映掺杂对能隙大小的影响。此外，还应用了IAL迁移率模型[28]，以考虑在高电场条件下载流子散射加剧和速度饱和的现象。在载流子产生和复合方面，我们同时考虑了肖克利-里德-霍尔机制和奥格机制，从而能够描述在价带与导带之间发生能带间隧穿时的陷阱效应和高密度复合现象。在求解过程中，我们采用了阻尼牛顿-陷阱法作为数值求解器[19]、[28]，该方法有助于确保在耦合的泊松方程和连续性方程中的收敛性，尤其适用于结构复杂、掺杂程度高的QD-EC-DG-TFET器件。MLDA方法则用于更准确地描述纳米尺度器件中的载流子行为，从而提升对器件中迁移率修正值的预测精度[21]。在此仿真中，我们还采用了密度梯度模型作为量子力学框架，通过考虑载流子密度的空间变化来描述载流子的传输行为。该模型能够体现量子限制效应，尤其在低维结构（如量子点）中，从而获得更精确的仿真结果和器件行为描述。

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图2. 为验证未注入量子点的所提DG-TFET结构，此处展示了参考文献[12]中的Id–Vg转移特性曲线。

利用分子束外延、选择性异质外延、纳米球光刻以及自组装锗/硅量子点生长等技术，完全可以实现尺寸在1–4纳米范围内的锗量子点的实际制备。此前的实验研究[31]、[32]、[33]已经成功制备出了尺寸在几纳米量级的纳米锗量子点及锗/硅纳米结构，证明了这类结构在技术上的可行性。此外，还有研究表明，可以利用与CMOS工艺兼容的方法在硅衬底上制备锗量子点，这也为所提出的QD-EC-DG-TFET结构的实际实现提供了可能。通过选择性外延生长、聚焦离子束刻蚀以及纳米光刻辅助制造技术，可以将锗量子点精确地定位在源极-通道界面附近[34]。

3. 结果与讨论
图3展示了在供电电压为1伏、栅极-源极电压也为1伏的条件下，QD-EC-DG-TFET的Id -Vgs转移特性曲线。在这项仿真研究中，我们在源极-通道界面附近引入了量子点。随后，我们又研究了仅含有一个量子点的EC-DG-TFET结构，该量子点的扩展通道长度为8纳米，同时我们还改变了量子点的材料类型。图3(a)展示了使用不同类型量子点的QD-EC-DG-TFET结构的转移特性。我们分别模拟了使用锗源极搭配锗量子点以及锗源极搭配硅量子点（尺寸为1纳米和2纳米）的情况。仿真结果表明，使用尺寸为2纳米的锗基量子点时，器件性能更为优异。

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图3.当栅极长度为20纳米时，QD-EC-DG-TFET结构的传输特性（Id -Vgs）在不同情况下的表现如下：(a) 使用不同类型的量子点材料；(b) 渠道长度变化，其中一个量子点大小为2纳米；(c) 渠道长度变化，其中一个量子点大小为1纳米；(d) 量子点大小不同；(e) 1纳米大小的量子点数量不同；(f) 1纳米大小的量子点数量及位置不同。我们研究了在通道中嵌入1纳米和2纳米大小的量子点后，通道长度分别为1纳米、4纳米和8纳米的独特EC-DG-TFET结构。图3(b)和(c)展示了分别含有2纳米和1纳米大小量子点的结构在通道长度变化时的传输特性。从图3(b)可以看出，当通道长度为8纳米且有一个1纳米大小的量子点时，获得的性能最佳。此时导通电流的最佳值为4.5×10-5 A/μm。接着，我们研究了通道长度为8纳米且含有一个1纳米大小量子点的EC-DG-TFET结构，并改变了该量子点在通道x轴上的位置。最初，我们将1纳米大小的锗量子点以1.5纳米的间隔从源极-通道界面开始向通道内部放置。无论量子点放置位置如何，得到的导通电流值几乎相同，均为4.5×10-5 A/μm。随后，我们在通道中从源极-通道界面开始向通道内部放置1纳米大小的量子点，其不同位置和数量如图5所示。接下来，我们研究了通道长度为8纳米且含有一个1纳米大小量子点的EC-DG-TFET结构，同时还将量子点大小改为1纳米、2纳米、3纳米和4纳米，并将它们置于通道中心。图3(d)展示了随着量子点大小变化而变化的导通电流曲线。下载：下载高分辨率图像（234KB）下载：下载完整尺寸图像图5. 栅极长度为20纳米的QD-EC-DG-TFET结构在导通状态下的能带图。当通道长度为8纳米且中心有一个4纳米大小的量子点时，该结构的性能最佳，导通电流的峰值可达4.9×10-5 A/μm。随着量子点大小的增加，非局域化BTBT效应增强，从而提高隧穿概率，进而提升导通电流[3]。含有4纳米大小量子点的结构还表现出更陡的亚阈值斜率，其值为16.3 mV/decade，且ION/IOFF比率更高，为2.6×1010。接着，我们研究了通道长度为8纳米且含有一个位于源极-通道界面中心的1纳米大小量子点的EC-DG-TFET结构，并改变了量子点的数量。图3(e)展示了不同数量量子点时的传输特性（如图6(d)、(e)、(f)、(g)所示）。在这种情况下，当有四个1纳米大小的量子点靠近源极-通道界面时，得到的导通电流最佳，值为4.5×10-5 A/μm。下载：下载高分辨率图像（960KB）下载：下载完整尺寸图像图6. 栅极长度为20纳米的QD-EC-DG-TFET结构在不同量子点大小及位置下的载流子产生情况：(a) 量子点大小为1纳米；(b) 2纳米；(c) 3纳米；(d) 4纳米；(e) 两个量子点的位置；(f) 三个量子点的位置；(g) 四个量子点的位置。接下来，我们研究了通道长度为8纳米且含有一个1纳米大小量子点的EC-DG-TFET结构，同时改变了量子点在源极-通道界面附近的数量及位置。图3(f)展示了不同数量及位置的1纳米大小量子点时的传输特性。在这种情况下，当有四个1纳米大小的量子点靠近源极-通道界面时，得到的导通电流最高，为4.9×10-5 A/μm。图4展示了QD-EC-DG-TFET结构在关闭状态下的能带图。在关闭状态下，栅极电压为零，导致源极区域的价带与通道区域的导带之间出现较大间隙，从而使隧穿现象无法发生。此时，量子点的能级不再对齐，隧穿在能量上变得不利，因此器件处于实际关闭状态。下载：下载高分辨率图像（209KB）下载：下载完整尺寸图像图4. 栅极长度为20纳米的QD-EC-DG-TFET结构在关闭状态下的能带图。图5展示了QD-EC-DG-TFET结构在导通状态下的能带图。当提高QD-EC-DG-TFET的栅极电压时，通道区域的能带会向下弯曲。这种向下弯曲减少了源极与通道之间的隧穿屏障宽度。这样一来，通道的导带便与源极的价带对齐，为电子从源极隧穿到通道提供了路径。这种隧穿机制使得器件能够导通并传导电流。施加栅极电压可以调节QD-TFET通道中的能带，从而影响载流子密度和迁移率。适当调整栅极电压对于获得最佳ION值至关重要，因为它会影响量子点能级与源极/通道电极费米能级之间的重叠程度。量子点内部或量子点与通道材料界面处的电荷陷阱可能导致阈值电压（Vth）发生变化。由于在TFET中引入了量子点，电子会通过量子点内的量子化能态进行隧穿，而非通过具有离散中间能态的连续能带（即共振隧穿）。此时存在经过修改的隧穿路径以及载流子陷阱/释放效应。电子的隧穿分为两步：首先是价带源极到量子点离散态的能带间隧穿；如果两者对齐良好，则会发生从量子点到通道导带的共振隧穿。由于在TFET中注入量子点而产生的修正后的隧穿概率为：Tpre(E) = 从源极价带到量子点状态的隧穿概率；TQD(E) = 通过量子点状态的隧穿（共振隧穿）；Tpost(E) = 从量子点到通道导带的隧穿或传输。(1) 预隧穿（源极在通道之间）；(2) 通过量子点的通道间共振隧穿：量子点提供离散的能级，可用洛伦兹型共振来建模。(3) En = 量子点的离散能级；ΓL, ΓR = 向/从量子点的隧穿速率。后续隧穿（从量子点到通道导带）：假设从量子点到通道导带为离散隧穿。(4) X2是通道中满足EC(x) = En = 有效质量的点。锗量子点表现出量子限制效应，使得能带隙内出现离散的能级。通过调整量子点的大小，可以精确控制有效带隙。量子点能够减小带隙，增强载流子限制，进而可能提高QD-EC-DG-TFET中的隧穿效率。锗量子点还会增加隧穿结附近的局部电场强度，从而提升能带间隧穿效果，使导通状态下的电流特性优于传统的EC-DG-TFET结构。量子点充当了源极与通道之间的中间能量区域，有助于改善能带对齐和载流子传输。由于这种能带调制，载流子面临的隧穿阻力更小，跨结的传输概率也更高。因此，该器件具有更陡的开关特性和更小的亚阈值斜率。图6展示了不同尺寸及位置的量子点所对应的QD-EC-DG-TFET结构在导通状态下的二维载流子产生率。量子点的大小和材料属性会显著影响能级间距和态密度，进而影响器件中的载流子产生率。图7展示了以锗为源极、锗量子点位于8纳米长通道中心的QD-EC-DG-TFET结构在不同尺寸锗量子点条件下的BTBT速率。在对QD-EC-DG-TFET结构进行模拟时，由于隧穿概率的存在，当在源极-通道界面处嵌入4纳米大小的量子点时，我们获得了1.6×1027 /cm-3s-1的电子载流子产生率。在EC-DG-TFET的导通状态下，由于器件几何结构、量子点以及施加的栅极电压，源极-通道界面处的能带间隧穿（BTBT）速率可达到1027 cm-3·s-1量级。如此高的隧穿速率是由于强烈的电场和有利的能带对齐，使得载流子能够高效地从源极的价带隧穿到通道的导带。因此，与传统的EC-DG-TFET结构相比，隧穿结附近的BTBT生成率峰值更高。增强的BTBT曲线从定量上证明了隧穿概率的增加，也解释了所研究器件在导通状态下游电流特性的改善。量子点的引入改变了能带分布，在源极-通道结处产生了更强的能带弯曲，进而提升了隧穿概率。下载：下载高分辨率图像（351KB）下载：下载完整尺寸图像图7. 栅极长度为20纳米的QD-EC-DG-TFET结构的BTBT速率。在引入量子点的TFET中，量子限制效应改变了能带结构，使得能带隙内出现离散的能级。这种变化可以通过降低有效的隧穿屏障来提升BTBT速率。在此情况下，BTBT速率会受到量子点大小和材料属性的影响。图8展示了在Vgs= 1 V和Vds= 1 V条件下，以锗为源极、锗量子点位于8纳米长通道中心且尺寸不同的QD-EC-DG-TFET结构的绝对电场强度。在我们的研究中，电场强度的峰值达到了1.1×105 V/cm。电场会影响QD-EC-DG-TFET的亚阈值斜率（SS）和导通电流（ION）。更陡的SS意味着从关闭状态到导通状态的过渡更为突然，这对于低功耗应用来说是非常理想的。量子点的存在通过提供额外的隧穿路径来增强SS，从而提升器件的开关特性。隧穿概率的提高可以从峰电场强度的增加以及隧穿结附近BTBT生成率的提升得到定量验证。锗量子点的存在会引发更强的局部能带弯曲并产生额外的隧穿路径，这些都有助于实现快速的开关行为，进而提升器件整体的低功耗开关性能。下载：下载高分辨率图像（193KB）下载：下载完整尺寸图像图8. 栅极长度为20纳米的QD-EC-DG-TFET结构的绝对电场强度。图9展示了以锗为源极、锗量子点位于8纳米长通道中心且尺寸不同的QD-EC-DG-TFET结构在栅极-源极电压极性相反时的双极性特性[17]。在这次QD-EC-DG-TFET结构模拟中，当量子点大小为4纳米时，我们得到了较低的双极电流，其值为1.2×10-18 A/μm。下载：下载高分辨率图像（156KB）下载：下载完整尺寸图像图9. 栅极长度为20纳米的QD-EC-DG-TFET结构的双极性特性。量子点会在半导体的能带隙内引入离散的能级。这些离散态有助于电子和空穴的隧穿，从而使电流能够双向传导。在QD-TFET中，栅极被设计用来控制电子和空穴的隧穿，从而实现双极性传导。QD-EC-DG-TFET结构中的双极性现象是由于漏极附近的隧穿屏障变窄所致。这种狭窄使得即使器件处于关闭状态，载流子也能从漏极隧穿到通道，从而导致不必要的电流传导。抑制双极性现象可以提高器件的性能，可通过减少关闭状态下的漏电流以及提升导通/关闭电流比来实现这一目标。对于极低功耗的AI芯片应用而言，这种抑制作用尤为重要。图10展示了以锗为源极、锗量子点位于8纳米长通道中心且尺寸不同的QD-EC-DG-TFET结构的跨导（gm）曲线。跨导是影响器件在模拟应用中性能的关键参数。我们所研究的QD-EC-DG-TFET的跨导值是通过在Synopsys TCAD环境中进行小信号交流分析，并在恒定漏极偏压条件下提取的。这些gm值是通过计算不同栅极偏压条件下曲线斜率，从传输特性（Id?Vgs）中得出的。在所提出的QD-EC-DG-TFET结构中观察到的增强的跨导主要归因于锗量子点带来的带间隧穿效率提升，这提高了源极-通道界面附近的载流子注入和传输概率。在我们设计的新型QD-EC-DG-TFET结构中，4纳米量子点结构下的跨导值可达0.17毫西门子。由于量子点具有离散能级，隧穿电流因此增强。这种改进通过促进更高效的隧穿作用，尤其是在低栅极电压下，能够提升跨导值。其计算公式如方程-5所示。

图10显示了栅极长度为20纳米时的QD-EC-DG-TFET结构的跨导情况。图11则展示了以锗为源极、锗基量子点位于8纳米长通道中心且量子点尺寸不同时的QD-EC-DG-TFET结构的总电容。该结构的栅极电容是通过在固定偏压条件（Vds=1伏特）下使用Synopsys TCAD工具进行小信号交流分析得出的。在低栅极电压下，栅极-源极电容对总电容贡献显著，而在较高栅极电压下则由栅极-漏极电容起主导作用。在交流性能分析中，寄生电容尤其是栅极-漏极电容起着关键作用，这些寄生元件会在输入端与输出端之间产生不必要的耦合，从而导致信号失真和潜在振荡。为了提升射频性能，减少栅极-漏极电容至关重要，因为它会显著影响整体栅极电容，进而影响器件的高频特性。所提出的QD-EC-DG-TFET结构由于靠近源极-通道界面的锗量子点带来了更好的静电控制及高效的载流子传输，因而具有更低的栅极电容。较低的电容有助于实现更快的开关速度、更高的截止频率以及更低的能量延迟乘积。

图11展示了栅极长度为20纳米时的QD-EC-DG-TFET结构的总电容情况。亚阈值摆幅受器件中总电容的影响，较低的电容可能导致更陡的亚阈值摆幅，从而提升器件的开关性能。量子点的引入可以改变电容分量，有可能改善亚阈值摆幅。图12显示了以锗为源极、锗基量子点位于8纳米长通道中心且量子点尺寸不同时的QD-EC-DG-TFET结构的截止频率。这是射频分析中的重要性能参数，其数值是通过在Vds=1伏特条件下使用Synopsys TCAD工具进行小信号交流分析得出的。在基于锗的QD-EC-DG-TFET结构中，量子点的设计及其位置会影响栅极-漏极电容，进而影响Cgd值，最终决定截止频率。电容增大会导致截止频率下降，因为需要更多电荷来改变电压，从而使器件的开关速度变慢。在量子点尺寸为4纳米的QD-EC-DG-TFET结构中，截止频率最高，可达35.3吉赫兹，其计算公式如方程-6所示，其中gm表示跨导，Cgs和Cgd则是通过交流仿真得到的栅极-源极电容和栅极-漏极电容。

图12展示了栅极长度为20纳米时的QD-EC-DG-TFET结构的截止频率情况。图13给出了以锗为源极、锗基量子点位于8纳米长通道中心且量子点尺寸不同时的QD-EC-DG-TFET结构的增益带宽积曲线。该结构的增益带宽积是通过小信号交流分析得出的，其计算公式如相关公式所示。在4纳米量子点结构中，我们得到了8.4吉赫兹的增益带宽积值。这一数值会随着栅极-源极电压的变化而变化，在跨导较大时达到最大值，而由于栅极-漏极电容的存在则会有所降低。这些参数是在恒定漏极偏压条件下通过扫描栅极电压并利用交流仿真获得的。所提出的QD-EC-DG-TFET结构之所以能展现出更高的增益带宽积，是由于锗量子点提升了带间隧穿效率、增加了跨导，同时还降低了栅极电容。

图13展示了栅极长度为20纳米时的QD-EC-DG-TFET结构的增益带宽积情况。图14显示了以锗为源极、锗基量子点位于8纳米长通道中心且量子点尺寸不同时的QD-EC-DG-TFET结构的传输时间曲线，该曲线也是通过小信号交流分析得出的。截止频率值则是通过在恒定漏极偏压条件下通过交流仿真得到的跨导和栅极电容值计算得出的。这是交流分析中的重要参数，从曲线可以看出，随着栅极电压的升高，传输时间呈下降趋势。在4纳米量子点结构中，我们实现了4.5×10^-4纳秒的较低传输时间，这一数值体现了该结构快速的开关速度，其计算公式如方程-8所示。

图14展示了栅极长度为20纳米时的QD-EC-DG-TFET结构的传输时间情况。图15显示了以锗为源极、锗基量子点位于8纳米长通道中心且量子点尺寸不同时的QD-EC-DG-TFET结构的能量延迟乘积值。对于极低功耗应用而言，EDP是分析器件能效的最重要参数，它是由固有开关延迟时间和固有开关能量相乘得到的。其计算公式如相关方程式所示。

将锗量子点整合到隧穿场效应晶体管的源极-通道界面中，可以引入量子限制效应，从而显著影响器件的能量特性和延迟特性。这种整合有助于提升载流子传输效率并减少开关延迟，进而显著改善能量延迟乘积。具体而言，在导通状态下，当量子点尺寸为4纳米时，Ge-QD-TFET结构的最小开关时间为0.018纳秒，能量延迟乘积为0.017飞焦耳·纳秒/微米，充分展现了其在极低功耗应用中的潜力。

在调整了QD结构的所有关键尺寸后，各项电气性能参数中，当源极和量子点均为锗材料、量子点数量为1个、位于通道中心、尺寸为4纳米、通道长度为8纳米时，导通电流、漏电流、ION/IOFF比率以及亚阈值斜率等参数表现最为优异。量子点辅助结构所带来的更好静电控制能力能够抑制漏极端的异常反向隧穿现象，从而降低双极电流并提升ION/IOFF比率。此外，更高的隧穿效率还能减少载流子传输延迟，进一步优化射频性能并降低能量延迟乘积。所有参数的详细数据均列在表2中，这些特性使得该结构成为极低功耗人工智能芯片应用的理想候选者。我们在表1中选出了部分参数，以便进一步研究其在极低功耗数字电路和模拟电路中的应用。此前的研究主要聚焦于将量子点引入传统TFET结构中，而本研究则探讨了一种集成有锗量子点的EC-DG-TFET架构，并对量子点的相关参数进行了系统优化，包括量子点材料的选择、尺寸优化以及其在隧穿结附近的定位。

表2展示了栅极长度为20纳米时的QD-EC-DG-TFET结构的直流和射频特性：
| 参数 | 数值 |
|--------------------|--------------------------|
| ON电流（A/微米） | 4.9×10^-5 |
| OFF电流（A/微米） | 1.9×10^-15 |
| ION/IOFF比率 | 2.6×10^10 |
| 亚阈值斜率（mv/十倍频程） | 16.3 |
| 阈值电压（伏特） | 0.55 |
| 跨导（s） | 1.7×10^-4 |
| 截止频率（吉赫兹） | 35.3 |
| TFP频率（吉赫兹） | 124 |
| T.T时间（纳秒） | 4.5×10^-4 |
| 栅极-漏极电容（法拉） | 9.2×10^-16 |
| EDP值（飞焦耳·纳秒/微米） | 0.017 |

表3列出了不同TFET结构的对比结果。我们所设计的新型QD-EC-DG-TFET结构在导通电流、双极电流、亚阈值斜率以及阈值电压等方面都表现出了良好性能。量子点辅助的隧穿机制、优异的低电压性能、优化的器件结构以及系统的性能分析，这些都是该器件具备创新性的关键因素。

4. 结论
在本研究中，我们通过TCAD仿真成功设计并分析了新型QD-EC-DG-TFET结构。研究结果表明，在源极-通道界面附近引入量子点能够显著改变局部能带分布，提升带间隧穿概率，而这正是该器件性能得到提升的主要原因。嵌入在扩展通道中的锗基量子点能够形成更强的电场集中效应，使能带弯曲更为明显，进而提升载流子注入效率、缩小隧穿宽度，并抑制双极传导现象。在8纳米长的通道中，将4纳米大小的锗量子点置于通道中心所构成的优化结构，展现出了出色的直流和射频性能，充分证明了量子点辅助隧穿技术在TFET设计中的有效性。研究结果证实，所提出的架构能够同时实现更高的导通状态电流、更陡的亚阈值切换特性、更低的双极电流以及更好的能效，因此极具潜力用于未来的极低功耗人工智能芯片应用。对射频参数和能量延迟乘积的分析表明，该结构不仅适用于低功耗开关应用，也适合用于高速纳米级电路。尽管该器件取得了显著改进，但目前的研究仍仅限于基于仿真的分析。研究中并未考虑与精确放置量子点相关的实际制造难题、界面陷阱效应、工艺差异以及温度依赖性行为等问题。未来的工作将重点关注实验实现的可行性、性能差异分析，以及利用先进材料体系对所提出的QD-EC-DG-TFET结构进行进一步优化，以验证其在下一代低功耗集成电路中的应用前景。

数据可用性：本研究中未生成或分析任何数据集。

作者贡献说明：
Saket Suman：撰写——审阅与编辑、撰写——初稿、方法论、概念设计。
A. Srivastava：撰写——审阅与编辑、撰写——初稿、指导监督。
A. Sarkar：撰写——审阅与编辑。

参与同意：不适用。

伦理审批：不适用。

发表同意：不适用。

利益冲突声明：作者声明没有利益冲突。

资金支持：无。

Saket Suman | A. Sarkar | A. Srivastava
印度新德里贾瓦哈拉尔·尼赫鲁大学计算机与系统科学学院