针对高功率电子设备的拓扑优化近芯片微流控冷却技术

《Case Studies in Thermal Engineering》：Topology-optimised near-chip microfluidic cooling for high power electronics

　　

随着前端晶体管缩放放缓，先进封装方法（如2.5D/3D集成和共封装架构）使热管理成为日益重要的封装级设计挑战。在此情境下，冷却结构必须在封装占用面积和堆叠高度限制内实现，以降低热阻并提高冷却效率。基于先前开发的直接封装蛇形微流体概念，研究人员应用密度基拓扑优化，在可制造的共封装微流体基板中重新设计冷却剂路径，同时对峰值温度、温度方差和压降设置目标。与基线模型的数值比较表明，优化设计在0.2 ml/s时总热阻降低13.4%，在0.1 ml/s时降低9.6%，且在所有流量下平均压降降低55%，展示了在实际封装平台中的同步热和水力改进。在热测试芯片上的实验评估进一步表明，在加热器区域上最大功率耗散密度为753.1 W/cm²，同时对流热阻降低高达17%。优化系统还达到峰值性能系数（COP）13,923。这些结果显示了优化共封装微流体冷却基板的潜力，并支持其在高功率封装集成电子系统中的应用。

以下是根据论文《Case Studies in Thermal Engineering》中“Topology-optimised near-chip microfluidic cooling for high power electronics”内容撰写的解读文章：

**研究背景与问题**
随着晶体管尺寸持续缩小，半导体制造接近物理极限，摩尔定律的进一步推进不能仅依赖前端晶体管微型化。先进封装策略（如2.5D/3D集成和共封装架构）通过硅中介层、硅通孔（TSV）等技术提升集成密度和互连带宽，但导致芯片间热耦合显著，局部热流密度急剧上升。在3D堆叠结构中，底层芯片的热量需通过上层和多个界面才能散出，主要热瓶颈在于堆叠架构和界面热阻，增加了热点形成风险并限制了可用热预算。因此，设计高效且高度集成的冷却方案成为影响高性能和高密度封装芯片性能与可靠性的关键因素。传统对流冷却受限于热边界层厚度，而现有研究多聚焦于独立散热器或歧管冷却结构，忽略了封装级集成与制造约束下的冷却设计优化。本研究旨在解决共封装微流体冷却基板中，在封装占用面积、堆叠高度和流体接入方案限制下，通过拓扑优化同时提升热和水力性能。

**主要技术方法**
研究人员采用密度基拓扑优化方法，以最大芯片温度、温度方差和压降为多目标函数（等权重），在可制造的共封装微流体基板中重新设计冷却剂路径。优化域内设定固体体积分数上限0.7，最小结构尺寸300 μm，最小通道间隙800 μm，采用移动渐近线法（MMA）作为优化器，并耦合Darcy插值模拟流体-固体过渡。优化后的通道布局通过湿法刻蚀在硅基板上加工（通道深度150 μm，组装后标称高度300 μm），并采用银烧结工艺封装热测试芯片（TTC）。数值模拟使用ANSYS Fluent求解层流不可压缩Navier-Stokes和能量方程，实验平台为开环微流体系统，配备压力传感器、热电偶和源测量单元（SMU）等。

**研究结果**
**5.1 热和水力特性**
- **5.1.1 水力特性**：实验测量表明，优化设计在0.1–0.5 ml/s流量范围内平均压降比原始设计降低55%。压降随输入功率增加略微下降，归因于冷却剂粘度随温度降低。
- **5.1.2 热特性**：在0.1 ml/s和0.2 ml/s流量下，优化设计总热阻分别降低9.6%和13.4%，在0.2 ml/s时达到最大功率耗散密度753.1 W/cm2。数值模拟与实验趋势一致，最大偏差约2%。优化设计在芯片下方形成中央固体岛和侧翼结构，流线分析显示入口高速流被分割为多个低速分支，中央高温区形成局部对涡结构，增强局部混合并减薄热边界层，同时保持低阻流道，限压降惩罚。

**5.2 数据处理与性能评估**
- **5.2.1 总热阻分解**：通过测量冷却剂温升（ΔT_water）和壁温升（ΔT_wall），结合一维热阻网络分解出对流热阻（R_conv）和传导热阻。优化设计在0.1 ml/s和0.2 ml/s下R_conv分别降低9.9%和17%，但对流分量仍占主导，表明需进一步改进对流传热。
- **5.2.2 有效传热系数**：优化设计在0.1 ml/s和0.2 ml/s下有效传热系数（h_eff-G）分别比原始设计高10.7%和20.2%，在0.5 ml/s时达到峰值24,005 W/(m2·K)，对应努塞尔数（Nu）13.5。
- **5.2.3 性能系数**：优化设计在0.2 ml/s时峰值COP达到13,923，比原始设计提高超过100%。研究指出，尽管直接片上冷却方案（如单片集成歧管微通道）可实现更低热阻和更高热流，但本工作在封装集成约束下实现了同步热和水力增益。

**总结与讨论**
讨论部分指出，优化设计在热和水力性能上均有显著提升，但模拟显示横向热扩散仍有限，未来可结合拓扑优化流道与更好的横向散热结构或材料。从实用部署角度，该基板与后端集成工艺兼容（湿法刻蚀、银烧结、焊料连接、压接连接和引线键合），无需修改前端器件工艺。但受限于湿法刻蚀技术，最小通道宽度为200 μm，3D打印或微铣削可提供更大设计灵活性。实验表明密封基板在0.5 ml/s流量下承受68 kPa压降，但长期密封可靠性需进一步评估。

**结论翻译**：
本研究研究了通过拓扑优化改进的直接封装微流体冷却概念。基于先前开发的蛇形通道设计，在固体体积分数、通道尺寸和最大压降限制下优化了微通道布局，并通过实验和数值模拟评估了该设计。优化后的微流体冷却基板在热和水力性能上均表现出明显改进。在相同工况下，与基线设计相比，总热阻在0.2 ml/s时降低13.4%，在0.1 ml/s时降低9.6%，所有测试流量下平均压降降低55%。实验中，系统在0.2 ml/s流量下达到最大功率耗散密度753.1 W/cm2。外推表明更高流量可带来进一步增益。这些改进主要归因于对流传热增强，对流热阻因拓扑优化流道而降低高达17%。在能效方面，优化设计也显示出相对较大的系统性能增益，峰值COP达到13,923。在0.2 ml/s时，COP比原始设计提高超过100%。模拟表明，微流体基板中的横向热扩散仍有限；未来设计应将拓扑优化流道与更好的横向散热结构或材料结合。从实用部署角度，所提出的基板与后端集成方法兼容，但需进一步解决封装级集成问题，如密封可靠性、堵塞控制和外部冷却剂输送的复杂性。总体而言，本结果验证了所选拓扑优化设计在直接封装微流体冷却中的可行性和性能优势，但更广泛的通用化需通过多种制造布局的进一步实验验证。