《Chip》：Polyadic In-memory Computing based on Split-gate Flash Memory for Content-based Image Retrieval
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基于内容的图像检索（CBIR）系统在边缘设备上的部署对于智能应用中的实时视觉分析至关重要，然而它面临着持续的算法冗余和冯·诺依曼硬件瓶颈的挑战，导致显著的能耗和延迟开销。研究人员展示了一种基于分裂栅（SPG）闪存的多项式神经网络（PNN）加速器，以提高CBIR
基于内容的图像检索（CBIR）系统在边缘设备上的部署对于智能应用中的实时视觉分析至关重要，然而它面临着持续的算法冗余和冯·诺依曼硬件瓶颈的挑战，导致显著的能耗和延迟开销。研究人员展示了一种基于分裂栅（SPG）闪存的多项式神经网络（PNN）加速器，以提高CBIR系统的能效。SPG闪存阵列利用其固有的非线性计算特性实现了多元内存计算（IMC）。该CBIR系统的双处理层次结构将基于单层PNN的相似性计算与基于多层PNN的特征提取相结合，在参数减少50%且精度损失小于1%的情况下，实现了30倍的加速和34.1 TOPS/W的能效。这些结果展示了在边缘设备中部署高效相似性计算和轻量级特征提取器的潜力。
基于内容的图像检索（CBIR）系统在边缘设备中的实时部署对智能视觉应用至关重要，但当前系统面临算法冗余和冯·诺依曼架构瓶颈，导致高能耗和延迟。为此，研究人员提出了一种基于分裂栅（SPG）闪存的多项式神经网络（PNN）加速器，旨在提升CBIR系统的能效。该研究利用SPG闪存阵列固有的非线性计算特性，实现了多元内存计算（IMC），并构建了双处理层次结构：单层PNN用于基于平方欧氏距离（SED）的相似性计算，多层PNN用于特征提取。硬件验证采用40 nm SuperFlash工艺制造的16×6阵列芯片，实验表明，该加速器相比传统CPU实现了30倍的加速和34.1 TOPS/W的能效，在参数缩减50%的情况下精度损失小于1%。这一成果为边缘设备中的高效相似性计算和轻量级特征提取提供了可行方案，论文发表在《Chip》。
**主要关键技术方法**
研究采用40 nm SuperFlash工艺的嵌入式NOR闪存阵列，并重新设计阵列级结构以实现模拟向量-矩阵乘法和精确权重存储。关键技术包括：利用源侧热沟道电子（SSHCE）注入机制进行编程和聚-聚福勒-诺德海姆（FN）隧穿机制进行擦除，实现多级存储（≥3位/单元）；通过耦合栅（CG）脉冲序列对选择栅跨导（g
m）进行模拟调谐，实现多元乘法所需的线性电流-电压关系；基于矩阵多向量乘法，将SPG闪存阵列用于单层PNN的SED相似性计算和多层PNN的特征提取。功能验证使用Iris数据集、MNIST和CIFAR-10数据集，实验测量采用Agilent B1500A半导体参数分析仪，仿真通过MATLAB和Python完成。
**研究结果**
**SPG闪存器件的电学特性**
通过透射电子显微镜（TEM）截面图像和转移/输出特性曲线，研究人员确认SPG闪存器件具有10个不同的存储状态。通过调整编程偏置条件，选择栅跨导（g
m）可实现多状态可调，显示出可靠的≥3位/单元多级存储能力，且器件间变化极小。在耦合栅（CG）施加50个相同脉冲可实现g
m的模拟调谐，而擦除栅（EG）单脉冲可完全恢复至擦除状态，不对称的编程/擦除特性源于不同机制。
**基于SPG闪存器件的多元乘法**
根据场效应晶体管在线性区的电流-电压关系，研究人员推导出漏极电流（I
BL）与位线电压（V
BL）、字线电压（V
WL）和耦合栅电压（V
CG）的线性关系式。实验测量了128个编程状态下的转移特性曲线，证实I
BL与表示编程状态的参数W(s)及V
BL呈线性依赖，且与V
CG正相关。通过两模式（正常模式和高速模式）的多元乘法验证，表明器件可执行三操作数乘法，且有效工作范围为V
BL和V
WL 0.6–1.2 V、V
CG 3–5 V。与CMOS逻辑门相比，硬件开销降低约10倍。
**基于SPG闪存阵列的多项式神经网络**
SPG闪存阵列通过矩阵多向量乘法实现PNN计算。单层PNN利用阵列的二次多项式计算能力，以大规模并行方式执行SED相似性评估。使用Iris数据集（花瓣长度和宽度特征）验证，实验输出的总电流（I
out）与数据点间的欧氏距离高度一致，通过10-最近邻分析确认分类准确性，相比传统CPU架构实现约30倍加速。多层PNN的特征提取单元（FEU）仿真验证表明，7位权重量化不引起精度下降；在参数压缩50%后，MNIST数据集精度保持99.51%，CIFAR-10数据集精度为93.60%，而传统ResNet18在相同压缩下精度下降更显著（MNIST下降1.4‰，CIFAR-10下降39.7‰），凸显PNN优越的模型压缩性和可扩展性。
**总结与结论**
讨论部分指出，基于SPG闪存的多元乘法单元实现了优异的模拟跨导，有效执行三操作数乘法，硬件开销较CMOS逻辑门降低10倍。SPG闪存PNN加速器可加速矩阵-向量多元乘法，并以约30倍加速执行SED相似性评估。所提出的CBIR架构相比CPU系统实现了显著的能效提升（约34.1 TOPS/W），为边缘AI应用展示了显著优势。研究结论翻译如下：基于SPG闪存的多元乘法单元实现了优异的模拟跨导，有效执行三操作数乘法，硬件开销较CMOS逻辑门降低10倍。基于SPG闪存的PNN加速器可加速矩阵-向量多元乘法，并以约30倍加速执行SED相似性评估。所提出的CBIR架构相比CPU系统实现了显著的能效提升（约34.1 TOPS/W），为边缘AI应用展示了显著优势。
