在5纳米以下技术节点下，界面陷阱工程对新型H形纳米片场效应管的影响：面向未来CMOS应用的数字、模拟/射频及电路级优化

《AEU - International Journal of Electronics and Communications》：Impact of interface trap engineering on novel H-shaped nanosheet FET at sub- 5 nm technology node: Digital, analog/radio frequency, and circuit-level optimization for future CMOS applications

　　抽象界面陷阱是下一代纳米片场效应晶体管架构中主要的可靠性问题之一，它会对静电效应和载流子控制产生显著影响。因此，本研究深入分析了受主/施主界面陷阱对一种新型H形纳米片场效应晶体管器件在数字、模拟及射频性能方面的影响。为了评估这些陷阱对器件行为的影响，研究将受主型和施主型的界面陷阱浓度在1×1012到10×1012厘米?2之间进行变化。在数字操作模式下，增加受主陷阱浓度会使导通电流降低约47%，但能将关断电流大幅抑制约5个数量级，从而使开关比提升至3.6×1012，远高于没有陷阱时的数值。相比之下，较高的施主陷阱密度会使导通电流增加约25%，但会使关断电流下降约3个数量级，当陷阱浓度超过5×1012厘米?2时，开关比会降至10?以下。受主陷阱能使亚阈值摆幅提高约4%，而施主陷阱则会使它下降约20%。在模拟分析中，受主陷阱能提高跨导效率并降低漏极到源极的导电性约10%，从而提升静电完整性；而施主陷阱则会使漏极到源极的导电性增加约37%，导致固有增益下降约47%。射频分析显示，截止频率与跨导趋势一致，受主陷阱能提供稳定的电容值，而施主陷阱则会使栅极电容增加约14%，从而限制高频性能。此外，对CMOS反相器电路的分析表明，受主陷阱能提高反相器增益并减少传播延迟约59%，而施主陷阱则由于过度泄漏和较差的输出电阻而降低增益并增加延迟。同时，还评估了NAND、NOR以及五级环形振荡器的性能。研究结果表明，界面陷阱的极性是重要的静电调节参数。通过尽量减少施主陷阱并保持较低至适中的受主陷阱浓度，可在先进的纳米片场效应晶体管架构中实现最佳的数字开关性能、较高的模拟增益以及更好的射频响应。因此，通道区域宽度的增加会提升驱动电流，而驱动电流与导电路径的宽度成正比，其表达式为：WEFF=2×2Hfin+Tfin+TNS+2W

结果与讨论
图3展示了界面陷阱对H形NSFET传输特性（ID-VGS）的影响。当NitA从1×1012cm?2增加到10×1012cm?2时，会有更多陷阱捕获电子并带负电，这导致通道界面处的负电荷密度逐渐增加。随着浓度的上升，这些负电荷会越来越强烈地排斥通道中的自由电子，进而降低CMOS反相器中的反型电荷密度。

CMOS反相器是数字集成电路中的基本元件，能够实现两种二进制状态之间的良好逻辑切换。由于其具有较高的噪声容限和较低的功耗，非常适合用于设计高效电路。此外，它的性能还会显著影响数字和模拟集成电路中的速度、增益以及信号处理质量等性能参数。CMOS反相器的电路图如图15(a)所示。

IOFF的重要性

设计空间影响与优化框架
从数字设计的角度来看，受主陷阱具有优势，因为它们能够提高通道的势垒，从而减少漏电流，进而增大亚阈值摆幅并提高ION/IOFF比率。然而，过高的受主陷阱浓度会由于反型电荷密度降低以及库仑散射增加而对驱动电流产生负面影响。因此，受主陷阱的浓度应保持在较低到适中的水平。

结论
通过数字、模拟/射频以及电路层面上的研究，全面分析了界面陷阱对H形NSFET的影响。分析结果表明，器件的特性在很大程度上取决于陷阱的极性和密度。受主型陷阱可以通过减少漏电流（IOFF值下降约5个数量级）以及改善亚阈值行为，更好地控制通道的静电特性，从而显著提高ION/IOFF比率。

作者贡献声明
Shashikala Reddigari：写作——审稿与编辑，写作——初稿撰写，可视化，验证，方法论，研究，形式分析，数据整理，概念构建。G.V. Ganesh：写作——审稿与编辑，可视化，验证，监督，软件，资源，方法论，研究，形式分析，数据整理，概念构建。

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