确保现代集成电路的可靠性、稳健性及可信度，已成为半导体行业面临的核心挑战之一。随着技术不断缩小尺寸、器件差异性日益增加，以及复杂系统级芯片在关键安全应用中的广泛使用，这些芯片因制造缺陷、老化效应、环境干扰和恶意攻击而出现故障的概率显著上升。与此同时，人工智能、自主系统和安全计算等前沿应用领域则对芯片在更为严格的功耗、性能和成本约束下仍能稳定运行提出了更高要求。正是这些趋势使得VLSI测试与可靠性研究成为技术创新和系统级保障的关键所在。“VLSI测试与可靠性顶级论文集”研讨会旨在表彰并推广该领域的最具影响力研究成果。该会议从过去六年的重要会议上挑选出优秀论文、特邀报告和主题演讲，重点展示那些为相关领域带来深远影响并引领后续研究方向的成果。除了注重技术卓越性外，该会议还强调跨领域的影响力，将测试、可靠性、安全性、架构设计和机器学习相结合，反映了可靠系统设计日益跨学科的特点。本期《IEEE设计与测试》特刊精选了2024年11月7日至8日在美国加利福尼亚州圣地亚哥与IEEE国际测试会议同步召开的TPTR 2024会议上的四篇特邀文章，这些文章共同涵盖了VLSI测试与可靠性领域的关键主题和新兴理念。这些研究涉及人工智能加速器中的可靠性问题、面向容错能力的软硬件协同设计、通过可测试性分析提升硬件安全性，以及同时考虑模型层、架构层和系统层因素的跨层策略。总体而言，这些文章展现了测试与可靠性技术如何不断发展，以满足现代异构化和智能计算平台的需求。
第一篇论文《我们芯片中的缺陷：边缘AI加速器漏洞综述》[A1]，全面梳理了边缘AI硬件加速器在可靠性与安全性方面的威胁。作者将故障源系统地分为瞬时故障、永久性故障和恶意故障三类，指出与数据中心环境相比，受限的边缘部署环境会从根本上改变故障的表现形式及应对策略。通过分析硬件、软件和算法层面的故障检测、诊断与缓解方法，该文强调了可靠性与安全性之间的日益紧密关联。对于那些希望在现实约束条件下设计出更具韧性的AI加速器的研究人员和工程师而言，这篇论文是一份极具参考价值的资料。
第二篇论文《通过范围限制实现深度神经网络的低成本故障校正》[A2]，提出了一种轻量级的故障校正技术，无需重新计算或增加冗余即可有效解决深度神经网络推理过程中的隐性数据损坏问题。该技术利用神经网络激活值的统计特性，限制由瞬时硬件故障导致的异常值，同时在无故障情况下仍能保持计算正确性。该技术能在几乎不增加额外开销的情况下大幅降低错误率，对学术研究和工业应用都产生了重要影响。这一案例展示了如何运用算法层面的洞察力，以高效实用的方式解决硬件可靠性问题。
第三篇论文《逻辑锁定中的残余结构痕迹：基于冗余分析及更深入研究的见解》[A3]，重新探讨了硬件安全与可测试性领域中的一个重要研究成果——利用冗余性和可测试性指标作为无需oracle机制即可针对逻辑锁定发起攻击的手段。作者对错误密钥分配如何导致系统性结构冗余进行了严谨分析，说明即便无法访问电路功能，也能实现大规模密钥恢复。除了进一步巩固冗余攻击的理论基础外，该文还总结了此后出现的各种改进措施、防御手段以及由此引发的方法论变革。通过将逻辑锁定的安全性与传统的ATPG和冗余分析相联系，该文架起了硬件安全与VLSI测试领域之间的桥梁，强调了可测试性本身也是重要的安全考量因素。
第四篇论文《对于深度神经网络硬件加速器而言，模型级容错能力是否足够？一项研究》[A4]，探讨了可靠人工智能系统中的一个核心问题：模型级的可靠性评估与增强技术能在多大程度上替代硬件级的容错机制。作者提出了ML-FRAMES这一开源的端到端框架，它将半解析式的模型级漏洞分析与针对脉动阵列加速器的硬件感知型故障仿真相结合。通过大量实验，该研究证明了模型级与硬件级漏洞趋势之间存在密切关联，同时还揭示了选择性通道复制和激活裁剪所带来的性能权衡问题。这项工作为跨层可靠性协同设计提供了重要见解，也强调了即使在采用软件级缓解措施时，进行硬件感知型验证依然十分必要。
本期特刊中的这些文章共同反映了VLSI测试与可靠性领域的最新发展态势，传统故障模型正与人工智能应用、安全威胁以及系统级优化目标相互交织。它们清晰地展现出一种向跨层方法的转变趋势，即在不同模型、架构和部署环境中整合测试、可靠性分析及故障缓解技术，为未来可靠计算领域的研究与实践提供了宝贵指导。
我要感谢所有作者的杰出贡献，也要感谢审稿人们的细致评估和建设性反馈。同时，我衷心感谢我的联合主席Jyotika Athavale、TPTR指导委员会全体成员、负责与《IEEE设计与测试》沟通的Mehdi Tahoori、《IEEE设计与测试》的主编Partha Pratim Pande以及编辑委员会和全体编辑人员，在本特刊筹备过程中给予我的悉心指导。希望读者们能从这组文章中获得有益的信息和启发，从而推动下一代计算系统的VLSI测试与可靠性技术持续创新。
附录：相关文章
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S. Kundu等人，“我们芯片中的缺陷：边缘AI加速器漏洞综述”，《IEEE设计与测试》，第43卷，第4期，页码xx–xx，2026年7/8月刊，doi: 10.1109/MDAT.2025.3637710。
Z. Chen、G. Li和K. Pattabiraman，“通过范围限制实现深度神经网络的低成本故障校正”，《IEEE设计与测试》，第43卷，第4期，页码xx–xx，2026年7/8月刊，doi: 10.1109/ MDAT.2025.3618758。
L. Li和A. Orailoglu，“逻辑锁定中的残余结构痕迹：基于冗余分析及更深入研究的见解”，《IEEE设计与测试》，第43卷，第4期，页码xx–xx，2026年7/8月刊，doi: 10.1109/MDAT.2026.3667081。
N. Cherezova等人，“对于深度神经网络硬件加速器而言，模型级容错能力是否足够？一项研究”，《IEEE设计与测试》，第43卷，第4期，页码xx–xx，2026年7/8月刊，doi: 10.1109/MDAT.2026.3686087。
