基于图神经网络的硬件感知量子核设计

《Entropy》：Hardware-Aware Quantum Kernel Design Based on Graph Neural Networks

　　

量子核（quantum kernel）在实现量子机器学习（QML）的计算优势方面具有重要潜力，但其有效性关键取决于表达力强且硬件兼容的特征映射（feature map）的设计，这一挑战在噪声中等规模量子（NISQ）设备中尤为突出，这些设备具有有限的量子比特（qubit）、门错误和受限的连接性。在这项工作中，研究人员提出了一种硬件感知（hardware-aware）的自动化量子核设计方法，将量子设备特性与基于学习的评估相结合。具体而言，在硬件感知电路空间中探索的候选量子电路被表示为有向无环图（DAG），编码了硬件特定信息，如门操作、量子比特相互作用和噪声特性，同时采用双图神经网络（GNN）预测器来估计关键替代指标，包括成功试验概率（PST）和核目标对齐（KTA），从而实现对电路保真度和核性能的高效准确评估，以促进任务特定量子核的识别。此外，研究人员还引入了特征选择（feature selection）以降低输入维度，确保与近期设备的兼容性。在多个基准数据集（包括Credit Card (CC)、MNIST-5和FMNIST-4）上的广泛实验表明，该方法在分类准确率上始终优于现有基线，在现实噪声条件下有效平衡了硬件约束和模型表达力。这些结果凸显了将硬件感知设计与深度学习技术相结合，在硬件校准的噪声模拟设置下推进实用量子核方法的潜力。

本研究提出了一种基于图神经网络的硬件感知量子核设计框架，旨在解决噪声中等规模量子（NISQ）设备上量子核方法面临的硬件兼容性和表达力不足问题。论文发表在《Entropy》。

**研究背景与问题**：量子核方法在量子机器学习（QML）中具有理论优势，但其性能高度依赖于特征映射（feature map）的设计。在NISQ设备中，量子比特数量有限、门错误率高、连接性受限，导致不合适的电路设计可能引起核相似性消失、表达力下降和泛化能力退化。现有自动设计方法未能充分考虑硬件拓扑、噪声特性等约束，且直接评估大量候选电路的计算成本过高。因此，亟需一种高效、硬件感知的量子核自动设计方法。

**研究内容与结论**：研究人员提出一个四阶段框架：首先基于设备拓扑和噪声特性选择子图并生成硬件感知候选电路；然后利用双图神经网络（GNN）预测器分别估计成功试验概率（PST）和核目标对齐（KTA），作为电路保真度和分类性能的替代指标；接着通过PST过滤低保真电路、KTA排序保留高潜力电路；最后选择top-k电路进行参数优化，以支持向量机（SVM）为分类器选出最优量子核。在多个基准数据集（Credit Card、MNIST-5、FMNIST-4）和IBM设备噪声模型下的实验表明，该方法在分类准确率上显著优于现有基线，有效平衡了硬件约束和模型表达力。研究意义在于，结合硬件感知设计与深度学习，为NISQ设备上的实用量子核方法提供了可行路径。

**主要技术方法**：研究人员采用的关键技术包括：①硬件感知候选电路生成：基于设备子图选择、本地门集和连接约束，并利用门错误概率引导双量子比特门放置；②双图神经网络预测器：GNN-1预测PST（反映电路保真度），GNN-2预测KTA（反映核与标签的对齐程度），两者均采用四层注意力消息传递结构，节点特征编码硬件噪声参数（如T₁、T₂、门错误、读取错误）；③mRMR特征选择：将高维输入（如784维图像）降至低维（如40维），确保NISQ兼容性；④最终训练：使用Adam优化器训练top-10候选电路参数，以SVM分类准确率选择最优核。样本队列来源为IBM Perth、Lagos、Nairobi、Jakarta及Torino等设备的校准噪声模型，数据集包括Credit Card（二分类，1000样本，28维降至14维）、MNIST-5（五分类，2000训练/400测试，784维降至40维）和FMNIST-4（四分类，2000训练/400测试，784维降至40维）。

**研究结果**：

**图神经网络的预测性能**：研究人员通过生成50000个候选电路，随机采样5000个构建训练集（4000训练，1000测试）。GNN-1预测PST的R²超过0.97，GNN-2预测KTA的R²超过0.95，表明预测精度高。在计算效率上，与直接计算相比，GNN-1和GNN-2分别实现了超过380倍和58000倍的加速（参见表1）。此外，PST值分布更广，而KTA值分布较集中，说明具有相似KTA的电路在噪声下保真度差异显著，验证了早期PST过滤的必要性。

**框架在基准测试上的性能**：在Credit Card（4量子比特）任务上，方法在IBM Perth和IBM Torino噪声模型下均取得最高分类准确率，且在Torino下提升更显著。在MNIST-5（7量子比特）任务上，方法在五种IBM设备噪声模型下一致优于所有基线，并表现出更小的误差棒。在FMNIST-4（8量子比特）任务上，方法在IBM Torino下仍显著领先。这些结果表明，完整的硬件感知流程能有效利用设备拓扑和噪声信息，提升量子核在噪声模拟下的性能。

**总结讨论与结论**：研究人员在讨论部分指出，PST和KTA是互补的筛选标准，而非最终优化目标；最终核通过下游分类性能选择。实验结果应归因于完整框架，而非单一组件。结论部分翻译如下：在这项工作中，研究人员提出了一种硬件感知的量子核设计框架，利用图神经网络在NISQ硬件约束下评估和选择任务特定量子电路。通过将真实设备拓扑、噪声特性、特征选择和基于GNN的替代评估整合到统一工作流中，该方法为在NISQ尺度设置下构建量子核提供了一种高效策略。双图神经网络模型能够快速预测电路保真度和核相关性能指标，从而降低候选电路筛选成本。在代表性分类基准上的实验结果表明，集成的硬件感知工作流可以在硬件校准噪声模拟设置下提升量子核性能。因此，观察到的改进应归因于集成框架，而非任何单个组件的独立贡献。这些结果进一步表明，将基于学习的策略与硬件感知设计相结合，有助于缩小理论量子核模型与硬件受限实现之间的差距。然而，硬件校准噪声模型仍是真实设备行为的近似，实际部署仍需直接硬件实验验证。该框架也存在局限性：其可扩展性受限于生成可靠PST和KTA标签的成本；当前特征选择依赖于经典mRMR，可能丢弃对量子特征映射有用的特征。未来工作将聚焦于降低标签生成成本、提高跨电路规模和硬件平台的可迁移性，以及在更多硬件约束设置下评估框架。