250-MS/s 8-b Cryo-CMOS SAR ADC 用于量子计算在65-nm技术中

《Microelectronics Journal》：A 250-MS/s 8-b Cryo-CMOS SAR ADC for quantum computing in 65-nm technology

　　

研究人员展示了一款低温250-MS/s 8位逐次逼近寄存器（SAR）模数转换器（ADC）原型，采用65-nm CMOS技术设计。采用共模电压分裂方案和单调最低有效位（LSB）开关的电容式数模转换器（CDAC）实现了减小面积和功耗，同时保持稳定的顶板电压。采用三锁存前馈（TLFF）动态比较器和高速SAR逻辑以满足低温下延长决策时间所带来的严格时序要求。此外，实现了一种稳健的时钟接收器架构，具有降低的工艺、电压和温度（PVT）敏感性。这些合适的电路拓扑减轻了低温引起的性能偏移。测量结果表明，在4 K时，ADC的差分非线性（DNL）和积分非线性（INL）在0.8 LSB以内，有效位数（ENOB）超过6.7位，跨越奈奎斯特带宽。ADC核心功耗约为1.31 mW，品质因数（FoM）为45.1 fJ/转换步，使其适用于大规模量子比特读出。

**低温CMOS SAR ADC在量子计算读出中的应用研究解读**

**研究背景与问题**
随着摩尔定律接近物理极限，量子计算因其在密码学、材料与化学模拟以及大规模数据分析等复杂任务中的潜在优势而受到关注。实际部署中，量子计算机需扩展至数百万物理量子比特，控制和读出前端必须相应扩展。将量子芯片外围电路集成于低温环境中可缓解这一挑战。射频反射计（RF reflectometry）是目前最常用的读出技术，其中模数转换器（ADC）是数字化信号的关键。将ADC置于稀释制冷机内低温操作，可避免电缆对弱模拟信号的干扰，并支持低温量子纠错和量子算法。对于自旋量子比特，有效位数（ENOB）6–8位足以实现低于10^-5的误码率；基于栅极读出的单通道带宽设计为5 MHz，假设保护带20 MHz，则250-MS/s 8位ADC在65-nm CMOS中可同时读出五个量子比特。然而，现有低温高速ADC多采用时间交织（TI）架构，但单通道优化可进一步提升转换速度并降低系统功耗。此外，低温下CMOS器件特性（如阈值电压升高、迁移率增强）会显著影响电路性能，传统ADC设计难以满足低温高速、低功耗需求。因此，开展此项研究旨在设计一款能在4 K低温下可靠工作、满足自旋量子比特读出要求的单通道SAR ADC。

**研究内容与结论**
研究人员在65-nm CMOS工艺中实现了一款250-MS/s 8位低温SAR ADC原型。通过混合开关电容阵列、三锁存前馈动态比较器、门级SAR逻辑和稳健时钟接收器，解决了低温下功耗、速度和时序问题。测量结果表明，在4 K低温下，ADC的差分非线性（DNL）和积分非线性（INL）均在±0.8 LSB以内，全奈奎斯特带宽内ENOB超过6.7位，核心功耗约1.31 mW，品质因数（FoM）为45.1 fJ/转换步。该性能满足自旋量子比特读出要求，并支持大规模量子系统中的可扩展性。论文发表在《Microelectronics Journal》。

**主要关键技术方法**
研究人员采用以下关键技术方法：
1. **共模电压分裂与单调LSB混合开关CDAC**：将单位电容分为两个子电容并联，保持比较器输入共模稳定，无需额外共模电压；LSB电容采用单调开关，切换能量较传统方案降低约88%，同时减小面积并加速最高有效位（MSB）转换。
2. **三锁存前馈（TLFF）动态比较器**：采用三级结构，第一级提供高增益抑制后级失调和噪声，第二级隔离并指数放大差分信号，第三级根据负载独立优化以缩短再生时间；前馈路径使第一级直接作用于锁存，避免低温下积分时间增加。
3. **门级SAR逻辑**：基于门级实现，比较器输出直接配置CDAC，无需中间触发器或锁存器，显著减少传播延迟，满足高速时序。
4. **稳健时钟接收器**：采用电流模式逻辑（CML）缓冲接收2倍采样频率的正弦信号，经占空比整形电路和由延迟单元与D触发器（DFF）组成的门控网络，产生约25%占空比的方波，降低工艺、电压和温度（PVT）敏感性。
此外，研究人员先制备了65-nm器件测试键（包括NMOS、PMOS、电阻和MOM电容），在低温下表征并校准模型以指导设计。

**研究结果**
**3.1 整体架构**：采用全差分结构，顶板采样配置，CDAC实现1位冗余以缓解温度相关延迟引起的建立不充分和比较器误判。混合开关方案使输入共模电压稳定，减小比较器失调失配，并加速MSB转换。单位电容采用最小尺寸MOM电容，单端阵列约350 fF。自举开关晶体管尺寸为4μm/60nm以满足线性度要求。
**3.2 时钟接收器**：CML缓冲接收2Fs正弦信号，经占空比整形和门控网络生成Fs的25%占空比方波。延迟单元无需严格相位要求，只要延迟落在DFF分频信号脉宽内即可实现相同性能。
**3.3 动态比较器**：TLFF比较器在低温下延迟约90 ps（1.2 V电源，2 mV差分输入），满足时序约束，无需多比较器结构。输入差分对采用NMOS晶体管，通道长度120 nm以抑制低温闪烁噪声和散粒噪声；后两级采用60 nm最小长度减小寄生电容。后仿真验证了低温模型下的性能。
**3.4 SAR逻辑**：门级SAR逻辑中，比较器输出VOP和VON直接驱动逻辑单元，使能信号CLKI由前级完成信号CLKO产生，实现9周期逐次转换。采样阶段重置所有单元，转换阶段CLKSB高电平激活，比较结果直接配置CDAC，同时CLKO使能下一级并锁存状态。此架构显著降低传播延迟。
**4. 测量结果**：芯片核心面积约0.0169 mm²，在4 K低温下：
- **静态性能**：代码密度测试显示DNL和INL均在±0.8 LSB以内（300 K和4 K）。
- **动态性能**：三个样本在250 MS/s采样率下，SNDR和SFDR在300 K和4 K下保持一致；随输入频率增加，4 K时SNDR较300 K下降约2 dB，但全奈奎斯特带内ENOB仍超过6.7位，SFDR在300 K和4 K均高于50 dB。
- **功耗**：4 K下核心功耗约1.31 mW（300 K为1.48 mW），Walden FoM为45.1 fJ/转换步。功耗主要由时钟接收器和输出缓冲器主导，可通过片上时钟和数据处理器件替代。
**性能对比**：与同类低温ADC相比，本工作在65-nm工艺中实现了速度、分辨率、功耗与架构复杂度的平衡，单通道250 MS/s速率与时间交织架构的每通道速率相当，且功耗更低。

**讨论与结论**
讨论部分指出，低温下载流子冻结可能导致衬底电阻增加高达10⁶倍，产生记忆效应，表现为输入参考迟滞电压，增加小差分输入时的决策错误概率；同时MOS去耦电容容值减小，降低偏置电压稳定性，这些因素可能引起低温性能退化。
结论部分翻译：本工作实现了65-nm CMOS中一款250-MS/s 8位低温CMOS SAR ADC。研究人员首先在低温下表征了65-nm CMOS关键器件，并校准器件模型以指导电路设计。为解决低温下的功耗约束，采用混合CDAC架构，在稳定输入共模的同时降低功耗。鉴于低温阈值电压升高，采用TLFF动态比较器和门级SAR逻辑进一步提升转换速度。集成了稳健片上时钟接收器以满足时序要求。测量结果表明，在4 K下ADC在整个奈奎斯特带内ENOB>6.7位，核心功耗低于1.5 mW，支撑大规模量子比特阵列的可扩展性。作者：Haoyu Sheng, Ruizhe Zhang, Chao Luo, Guoping Guo，单位：中国科学技术大学物理学院、量子信息重点实验室。