面向电荷裕量的低功耗OSFET 2T0C DRAM阵列写能量优化

《Electronics》：Charge-Margin-Oriented Write-Energy Optimization for Low-Power OSFET 2T0C DRAM Array

　　

后端兼容的氧化物半导体场效应晶体管（OSFET）可实现垂直堆叠的两晶体管零电容（2T0C）动态随机存取存储器（DRAM）单元，在保持低写能量的同时提供高密度。无电容2T0C单元内在受益于解耦的读/写路径和亚飞法拉克级的存储节点（SN）电容C_SN，将存储电荷降低至亚飞库仑级。然而，独立写字线（WWL）激活引入的控制线能量开销可能削弱这一优势。最小写能量最终不仅由C_SN决定，还受写晶体管T_W的驱动能力与漏电以及WWL和写位线（WBL）电压配置的约束。针对这些耦合约束的系统性协同优化方法论尚未建立。本工作基于以下洞察：写优化目标应为存储电荷裕量Q_margin而非存储节点电压V_SN，因为Q_margin在所有阶段几乎保持恒定，并直接决定读出可区分性。该方法论结合了T_W的阈值电压V_th、亚阈值摆幅（SS）和场效应迁移率μ_FE的耦合分析，并采用Q_margin作为读裕量指标。在此基础上，研究人员依次优化了写过驱动电压、WBL电压和T_W的V_th。三步流程将V_WWL从3.0 V降低至2.10 V，同时满足2 ns设计级写时间约束、0.54 fC读裕量标准和1 ks保持基准。在本案例研究假设下，优化后的2T0C阵列相比未优化基线在阵列级写相关能量上降低了2.5倍，相比LPDDR6 1T1C阵列参考降低了3.0倍。

论文解读：面向电荷裕量的低功耗OSFET 2T0C DRAM阵列写能量优化

**研究背景与问题**

动态随机存取存储器（DRAM）技术的关键需求是降低工作功耗并提高数据存储密度。这要求存取晶体管在有限栅极摆幅内提供高开/关电流比，而低工作电压进一步加剧了设计挑战。后端兼容的氧化物半导体场效应晶体管（OSFET）因其超低漏电（比硅沟道晶体管低九个数量级以上）而成为垂直堆叠存取晶体管的有力候选，可实现紧凑的无电容单元架构。两晶体管零电容（2T0C）增益单元通过解耦写和读路径消除了破坏性读取，并利用亚飞法拉克级存储节点（SN）电容C_SN将存储电荷降至亚飞库仑级，从而在理论上实现超低写能量。然而，独立写字线（WWL）激活带来的控制线能量开销可能抵消这一优势。写能量的下限不仅受限于C_SN，还由写晶体管T_W的驱动能力、漏电特性以及WWL和写位线（WBL）电压配置共同决定。目前，针对OSFET基2T0C DRAM单元，尚未建立系统性的协同优化方法论来明确最小化写能量。本研究的核心洞察是将写优化目标从存储节点电压V_SN转向存储电荷裕量Q_margin，因为Q_margin在写、预充电和读阶段几乎不变，并直接决定读出的可区分性。基于此，研究人员开发了一套设备到电路的设计框架，并发表在《Electronics》上。

**关键技术方法**

研究人员采用以下主要方法：首先，基于原子层沉积（ALD）生长的铟镓锌氧化物（IGZO）晶体管组分依赖性，对T_W的阈值电压V_th、亚阈值摆幅（SS）和场效应迁移率μ_FE进行耦合分析，确定参数配置窗口；其次，建立Q_margin作为读裕量指标，从文献中提取短沟道OSFET 2T0C单元的基线SN电容（C_SN ≈ 1.07 fF）和电荷裕量（Q_margin ≈ 0.54 fC）；最后，开发三步电压缩放优化方法，依次优化写过驱动电压、WBL电压和T_W的V_th，并以2 ns写时间、0.54 fC读裕量和1 ks保持时间为约束。模拟基于表面势紧凑模型，使用增强型IGZO FET作为T_W和耗尽型氧化铟锡（ITO）FET作为读晶体管T_R，模型通过实测数据校准。

**研究结果**

**2. 写晶体管参数的内在限制与协同优化（Intrinsic Limits and Co-Optimization of Write-Transistor Parameters）**
通过分析IGZO晶体管的组分依赖性，发现当铟含量增加时，场效应迁移率μ_FE上升而V_th负向偏移，形成内在折中。SS不随铟含量单调变化，仅在中等铟组分（如In₂O₃:Ga₂O₃:ZnO亚循环比3:1:1附近）保持近理想值，同时V_th在0–0.5 V范围内且μ_FE达到22–28 cm² V^?1 s^?1。因此，最优T_W应协同优化SS、μ_FE和V_th，而非最大化单一参数。该窗口可实现最窄的WWL电压摆幅V_WWL，从而降低写能量。

**3. 2T0C DRAM的SN电荷裕量（SN Charge Margin for 2T0C DRAM）**
通过汇总文献中2T0C增益单元的SN寄生电容C_SN和电荷裕量Q_margin，发现短沟道OSFET器件的C_SN趋近于1.07 fF，Q_margin约为0.54 fC。写操作时序分析表明，在2T0C单元中，存储电荷状态主要在单元充电阶段建立，且Q_margin在写、预充电和读阶段几乎不变（变化小于5%），而V_SN因电容耦合偏移约30%。因此，Q_margin是更稳定的读裕量指标，直接决定读出可区分性。

**4. 在读裕量和保持约束下的2T0C DRAM写能量优化（Write-Energy Optimization of 2T0C DRAM Under Read-Margin and Retention Constraints）**
提出三步优化流程：第一步，确定写过驱动电压V_od = 0.45 V，以保证在2 ns内完成SN充电；第二步，将WBL电压V_WBL从1.05 V降至0.65 V，使Q_margin接近0.54 fC边界；第三步，将T_W的V_th从1.6 V降至1.0 V，在保持1 ks保持时间的前提下，将V_WWL从3.0 V降至2.10 V。优化后，阵列级写能量相比未优化基线降低2.5倍，相比LPDDR6 1T1C阵列参考降低3.0倍。能量分解显示，2T0C单元固有的小单元充电能量优势被WWL激活和预充电能量开销部分抵消，而优化通过压缩V_WBL和V_WWL有效降低了这些开销。

**总结讨论与结论**

讨论部分指出，优化方法的核心原则是写操作仅需满足Q_margin而非最大化V_SN或过驱动写路径。随着2T0C单元进一步缩放，C_SN会继续减小，但若Q_margin不变，则需按比例增大V_WBL，部分抵消能量收益。因此，持续降低写能量需要同时降低C_SN和Q_margin，后者依赖于T_R性能、阵列漏电和读出放大器灵敏度的提升。沟道长度缩小会引入V_th负向偏移、SS退化和DIBL效应，破坏三参数平衡，但新兴沟道材料和3D集成架构均可在此框架内评估。

**研究结论**（翻译自Section 5）：
本工作确立了OSFET基2T0C DRAM的写能量优化应以存储电荷裕量Q_margin而非节点电压V_SN为目标，因为Q_margin在写、预充电和读阶段几乎不变，并直接决定读出的可区分性。在本案例研究中，写能量受三个并发约束共同支配：T_W的转移特性、读裕量准则Q_margin和保持时间要求。对于T_W，参数SS、μ_FE和V_th在材料层面通过沟道组分耦合，必须在电路层面协同优化以压缩V_WWL，同时保持写速度和关态漏电。本工作开发的三步电压缩放方法依次解决了这些约束：V_od由2 ns约束决定，V_WBL在Q_margin边界下最小化，V_th降至保持限制的下限。应用于短沟道IGZO T_W时，优化将V_WBL从1.05 V降至0.65 V，V_WWL从3.0 V降至2.10 V，对应V_WWL摆幅压缩30%。在阵列级，优化后2T0C阵列的总写相关能量相比未优化2T0C基线降低2.5倍，相比LPDDR6 1T1C阵列基线降低3.0倍，同时满足2 ns、0.54 fC和1 ks约束。随着C_SN的持续降低以及T_W特性在Q_margin导向框架下的协同优化，OSFET基2T0C DRAM的写能量可进一步降低，为未来低功耗、高密度DRAM提供了清晰路径。