用于MEMS加速度计的低噪声电荷平衡读出电路

《Microelectronics Journal》:A low-noise charge-balanced readout circuit for MEMS accelerometer

【字体: 时间:2026年08月11日 来源:Microelectronics Journal 2.2

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  摘要:本文提出了一种用于MEMS电容式加速度计的低噪声高线性度读出电路,该电路由模拟前端和模数转换器组成。为满足汽车应用中对高线性度的严格要求,采用电荷平衡架构来抵消作用在感应电容上的静电力。该电路使用了具有自动归零和相关双采样技术的箱式采样器,以有效抑制低频噪声。同时采用了二阶

  摘要:本文提出了一种用于MEMS电容式加速度计的低噪声高线性度读出电路,该电路由模拟前端和模数转换器组成。为满足汽车应用中对高线性度的严格要求,采用电荷平衡架构来抵消作用在感应电容上的静电力。该电路使用了具有自动归零和相关双采样技术的箱式采样器,以有效抑制低频噪声。同时采用了二阶噪声整形逐次逼近寄存器模数转换器以提高转换精度,并引入动态加权平均算法来消除因电容不匹配造成的谐波失真。在箱式采样器和噪声整形阶段均使用了浮置反相器放大器,从而在低功耗的前提下实现高增益。该电路采用180纳米BCD工艺设计,在1千赫带宽内可实现75.8微伽/赫的输入噪声底限、77.3分贝的动态范围以及0.033%的非线性度。其性能指标为31.5皮焦,相比同类产品具有竞争优势。

引言:微机电系统电容式加速度计的读出技术主要分为开环和闭环架构两种。闭环实现方式通常基于力反馈技术,这类技术具有高线性度和大动态范围,但需要复杂的补偿电路来维持环路稳定性,从而导致高功耗和较高的芯片成本。相比之下,开环架构则基于电压控制技术,具有结构简单、面积小且成本低等优点,但由于感应元件的固有非线性,会导致更高的噪声底限和较差的线性度。电荷平衡读出架构则在闭环和开环方法之间提供了折中方案。其核心原理是构建一个电荷平衡的反馈环路,该环路能生成与感应电容变化成比例的输出电压,这种比例输出特性能够有效抑制静电力干扰并降低感应元件的非线性度,从而相比开环架构获得更好的线性度和动态范围。同时,电荷平衡架构无需像力反馈闭环系统那样使用复杂的稳定性补偿电路,因此可降低整体功耗。尽管如此,该架构仍面临两个关键挑战:首先,它对读出节点处的寄生电容极为敏感,这些寄生电容会向积分节点注入误差电荷,进而导致与工艺相关的非线性度和增益误差,这通常需要复杂的校准过程,增加系统成本;其次,传统实现方式依赖于由两个感应元件构成的差分对,相比使用单个感应元件的电压控制架构,其占用的芯片面积更大,进一步提升了制造成本。近年来,读出电路的发展越来越注重低功耗和低噪声这两个目标。通过架构创新和关键技术进步,人们在抑制寄生电容干扰、提升噪声消除能力以及优化能效与性能之间的平衡方面取得了持续进展。在加速度计读出电路的功耗优化方面,带宽增强型过采样逐次逼近技术和基于动态放大器的过采样逐次逼近技术已被证明是有效的低功耗解决方案。而在MEMS电容式加速度计读出电路的低噪声设计方面,近年来出现了多种新技术,包括前馈降噪技术、重置噪声采样前馈技术和相关双放大技术。尽管这些技术能够改善某些性能指标,但并未从根本上解决传统电荷平衡架构中由寄生电容引起的增益误差问题。在本研究中,将箱式采样器嵌入电荷平衡架构中,以此从根本上克服传统电荷平衡读出电路的寄生电容限制。与传统电荷平衡架构不同,所提出的结构将寄生电容与电荷积分过程完全分离,从而无需额外的校准电路即可消除由寄生电容引起的增益误差。此外,专门的时序设计使得自动归零、相关双采样和斩波操作能够协同工作,从而实现对偏移量和低频噪声的互补抑制。同时,感应电容的数量从两个减少到一个,显著降低了硬件成本和集成复杂度,同时保持了较高的线性度。本文的其余部分结构如下:第二节介绍基于电荷平衡架构且包含低噪声技术的前端读出电路;第三节详细描述NS-SAR模数转换器的电路实现,包括噪声整形机制和动态加权平均电路;第四节对仿真结果进行综合分析,包括噪声、线性度以及整体系统性能;最后,第五节对全文进行总结。

前端读出电路:本节介绍了用于MEMS加速度计的低噪声前端读出电路的设计与仿真过程。首先建立了电荷平衡读出电路的整体架构,然后设计了电荷平衡电容桥。为满足噪声抑制要求,开发了结合自动归零和相关双采样技术的箱式采样器。此外,还引入了两级浮置反相器放大器以实现低功耗运行。

NS-SAR模数转换器:在上一章设计的前端读出电路基础上,本章利用NS-SAR模数转换器实现模数转换,进一步处理和量化前端感应信号,从而构成完整的信号处理链路。传统的Σ-Δ模数转换器和缩放模数转换器能够通过过采样和噪声整形实现出色的分辨率和动态范围,但它们通常依赖复杂的环路滤波器和多级反馈结构。

仿真分析:图18展示了读出电路的总体布局,其总面积为974微米×523微米。该电路采用了左右分区的模块化布局策略,左侧负责实现MEMS电容式加速度计的读出电路,右侧则集成NS-SAR模数转换器。这种布局遵循从模拟感应到数字转换的完整信号路径,有助于优化关键信号路径的走线,进而提升信号完整性及整体系统性能。

结论:本文提出了一种用于MEMS电容式加速度计的低噪声高线性度读出电路,该电路将模拟前端与NS-SAR模数转换器相结合。采用电荷平衡架构以满足严格的线性度要求,而结合自动归零和相关双采样技术的箱式采样器则能有效抑制低频噪声。此外,经过动态加权平均技术改进的二阶NS-SAR模数转换器能够有效解决电容不匹配问题并提高转换精度。浮置反相器放大器的使用则有助于实现高增益。

利益冲突声明:作者声明没有已知的可能影响本文研究成果的财务利益或个人关系。

致谢:本研究得到了集成电路制造技术国家重点实验室开放项目的支持。

作者:王文婷|王秋伟|张世鹏|李耀|叶毛
单位:天津大学微电子学院,中国天津市卫津路92号,邮编300072
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