《Sustainable Computing: Informatics and Systems》：Towards Sustainable QCA Computing: Robust and Energy-Efficient 2:1 Multiplexer and D-Latch Designs
编辑推荐：
摘要量子点元胞自动机是一种纳米技术，与CMOS技术相比，它具有更低的能耗、更小的面积以及更高的速度和更低延迟的特性，因此有望成为未来的替代方案。该技术可用于设计逻辑电路。2:1多路复用器与D锁存器有着广泛的应用，比如作为存储元件或实现数据的同时传输。本文基于量子点元胞自动机技术设
摘要
量子点元胞自动机是一种纳米技术，与CMOS技术相比，它具有更低的能耗、更小的面积以及更高的速度和更低延迟的特性，因此有望成为未来的替代方案。该技术可用于设计逻辑电路。2:1多路复用器与D锁存器有着广泛的应用，比如作为存储元件或实现数据的同时传输。本文基于量子点元胞自动机技术设计了一种2:1多路复用器，该多路复用器包含10个量子点元胞，延迟时间为0.25个时钟周期，面积为0.01μm2，稳定性为87.5%，在0.5EK能量水平下的能量损耗为10.85 meVs。多路复用器在数字电路中应用极为广泛，还可用于设计锁存器、触发器、计数器、移位寄存器以及更大规模的多路复用器。在此基础上，本文还设计了两种新的D锁存器，第一种锁存器含有24个量子点元胞，延迟时间为0.5个时钟周期，面积为0.01 μm2，稳定性为73.38%；第二种锁存器含有22个量子点元胞，延迟时间为0.25个时钟周期，面积同样为0.01 μm2，稳定性为75%。这两种锁存器在0.5EK能量水平下的能量损耗分别为42.04 meVs和33.43 meVs。此外，还利用所设计的2:1多路复用器设计出了4:1多路复用器，后者含有41个量子点元胞，延迟时间为0.75个时钟周期，面积为0.03 μm2。
引言
MOSFET是大多数电子系统中最基本的组件之一[1]，而CMOS技术的性能也依赖于MOSFET和晶体管[2]。CMOS技术被用于制造集成电路[3]。戈登·摩尔认为，每18个月集成电路中的晶体管数量就会翻一番[4]、[5]，但预计在未来几十年里，CMOS技术的发展将受到限制[6]，这也会给集成器件带来一些限制[7]，因为存在微型化问题以及MOSFET本身的一些固有局限[8]、[9]。现有的局限性包括通道效应短、功耗高、处理速度慢、占用面积大以及温度相关问题[10]、[11]、[12]、[13]、[14]、[15]。数字逻辑电路中的功率耗散问题会限制其运行速度[16]，为了提升数字电路的效率，降低功耗更为重要[17]，因此人们提出了多种替代CMOS的技术，如FinFET、CNTFET[18]、SET、MTJ[19]以及量子点元胞自动机技术[5]、[20]。处于纳米尺度上的量子点元胞自动机在占用面积、处理速度、功耗、误差率以及抗干扰能力等方面均优于其他技术，包括CMOS[21]、[22]、[23]、[24]、[25]、[26]。这项技术已经发展到足以用于构建量子电路的程度[27]，由于量子点元胞自动机使用的单元是基于二进制系统运行的[25]，因此可以利用该技术模拟逻辑电路[28]。
在数字设计中，多路复用器是一种非常重要且应用广泛的电路[29]，它能同时传输多个数据，广泛应用于通信系统[30]。这类电路有多条输入信号线，仅有一条通过选择信号与输出线相连。多路复用器在数字电路中有诸多应用，包括解码器、移位寄存器和存储电路等。此外，在纳米通信网络中，多路复用器还可用于同时传输音频和视频数据。正因如此，提升多路复用器的性能一直备受研究人员关注，也已经有不少相关研究工作开展[12]。鉴于多路复用器的重要性以及量子点元胞自动机技术的优势，有研究提出了某种多路复用器设计，它在某些情况下可作为XOR结构使用[30]，随后又基于该设计实现了2:1、4:1和8:1多路复用器。其中所提出的2:1多路复用器含有22个量子点元胞，面积为0.03 μm2，延迟时间为0.75个时钟周期。在另一项研究中[31]，首先设计了2:1多路复用器，随后利用该多路复用器设计出了可逆多路复用器，进而又基于此设计了可逆算术单元和可逆逻辑单元。同一项研究中的2:1多路复用器含有18个量子点元胞，面积为0.02 μm2，延迟时间也为0.75个时钟周期。在另一项研究中[32]，通过使用或门和与门设计出了2:1多路复用器，进而又设计了4:1和8:1多路复用器，这些设计的面积优于以往的相关成果。该2:1多路复用器含有26个量子点元胞，面积为0.02 μm2，延迟时间为0.5个时钟周期。还有研究使用多数门和反相门设计了2:1多路复用器，随后又将该多路复用器应用于4:1和8:1多路复用器结构的设计中。另一项研究中的2:1多路复用器含有16个量子点元胞，面积为0.01 μm2，延迟时间为0.5个时钟周期。
D锁存器是一种用于实现比特加载与存储操作的逻辑电路[33]、[34]，它在数字电路中应用十分广泛，比如移位寄存器、计数器和触发器中都会用到[17]。设计D锁存器的一种方法就是使用2:1多路复用器，而在量子点元胞自动机技术中，只要所使用的多路复用器也是最优的，这种设计方式会比传统的D锁存器设计更为简单高效[35]。正因如此，在某项研究中[36]，人们利用2:1多路复用器设计了D锁存器，同时还为其增加了设置和复位功能。该锁存器被用于设计D触发器和4位移位寄存器，它含有24个量子点元胞，面积为0.02 μm2，延迟时间为0.5个时钟周期。在另一项研究中[37]，通过使用与非门和非门设计了D锁存器和D触发器，这类锁存器同样含有24个量子点元胞，面积为0.02 μm2，延迟时间为0.5个时钟周期。还有研究使用多数门设计了D锁存器，并为其增加了设置和复位功能，该锁存器含有25个量子点元胞，面积为0.02 μm2，延迟时间也为0.5个时钟周期。另有研究提出了一种新的多路复用器[44]，虽然该设计在面积、单元数量和延迟时间方面表现不错，但在所有可能的情况下都无法得到有效的输出结果。
综上所述，随着对处理能力需求的不断增加以及智能系统的不断扩展，能耗已成为计算机技术领域面临的最重要挑战之一。因此，开发低能耗、高能效的新兴技术对于实现可持续计算的目标具有重要意义。量子点元胞自动机技术作为CMOS技术最具前景的替代方案之一，因其高密度、合适的速度以及极低的能耗而受到了研究人员的关注。另一方面，设计可靠性高、能耗低的逻辑电路和存储模块，直接关系到未来数字系统的稳定性和能效水平。在这方面，开发具有更强抗错误能力和更低能耗的新结构，是推动可持续计算架构以及下一代低功耗系统发展的有效途径。因此，本文首先会在量子点元胞自动机技术基础上设计一种2:1多路复用器，相较于其他设计，该多路复用器具有更低的能量损耗、更好的稳定性、更少的单元消耗以及更短的延迟时间。随后，利用该多路复用器设计了两种D锁存器，并对其进行了介绍。与第一种锁存器相比，第二种锁存器的单元数量更少，稳定性更高，能耗更低，延迟时间也更短。此外，还利用所设计的2:1多路复用器设计出了4:1多路复用器，后者的单元数量、面积和延迟时间均低于其他同类设计。
本文的结构如下：第二部分阐述量子点元胞自动机的基本原理，第三部分介绍所设计的电路结构，第四部分计算这些电路的稳定性和能耗，并与其他设计进行对比，最后一部分则对所设计的电路得出结论。
章节摘录
量子点元胞自动机的原理
在量子点元胞自动机技术中，数据是通过极性的传播来传递的[25]。该技术使用的单元为方形结构，内部包含4个量子空穴和2个电子，这两个电子位于空穴的对角位置上[39]，这些单元中的信息则是通过这两个电子的二元状态来编码的[40]，每个单元中的1和0由电子所决定的单元极性来确定[41]，图1展示了量子点元胞自动机单元的示意图。
其原因是
所设计的电路结构
在基于量子点元胞自动机的电路设计中，减少单元数量和时钟阶段不仅能够提升电路的性能，还能有效降低能耗并提高计算效率。从可持续计算的角度来看，那些能用更少的硬件资源实现相同逻辑功能的电路，其能耗更低，产生的热量也更少。因此，在设计所提出的多路复用器和锁存器时，除了
仿真与总结
本节将描述所设计电路的输出特性，同时还会分析电路的能耗情况及其稳定性，最后会对所提出的设计方案与其他设计方案进行比较。
目前，在量子点元胞自动机技术中实现设计方案并获取输入输出信号的最佳方法是仿真，因为在实验室环境中无法实际构建和使用量子点元胞自动机单元。最常用的仿真软件为
结论
与传统技术相比，量子点元胞自动机是一种更为先进且更优的逻辑电路设计方法。与CMOS技术相比，它具有更高的处理速度、更低的能耗以及更小的占用面积。基于量子点元胞自动机技术设计的电路，可以从单元数量、占用面积、稳定性、能耗以及延迟时间等方面进行对比分析。因此，本文首先在量子点元胞自动机技术基础上设计了一种2:1多路复用器，该多路复用器包含10个
作者贡献说明
穆罕默德·戈拉米：撰写——审稿与编辑、可视化、验证、指导、方法设计、概念构思。穆萨维·赛义德·阿尔曼：撰写——初稿撰写、软件使用、方法设计、研究实施、形式分析、概念构思。
致谢
作者感谢在撰写本稿过程中，有AI工具为语言编辑提供辅助。
利益冲突声明
作者声明，他们不存在任何可能影响本文研究结果的已知利益冲突或个人关系。
Seyyed Arman Mousavi Seyyedi|Mohammad Gholami
伊朗马赞德兰大学工程与技术学院电气工程系，巴博萨尔
